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畢業(yè)設(shè)計(jì)論文—基于fpga的信道編碼技術(shù)的研究(已改無錯(cuò)字)

2022-10-10 10:36:02 本頁(yè)面
  

【正文】 相似之處,表 32中對(duì)比了兩者的運(yùn)算符,可以看出兩者的運(yùn)算符幾乎相同。當(dāng)然 Verilog HDL 作為一種硬件描述語言,與 C 語言還是有著本質(zhì)的區(qū)別的。 表 31 C語言與 Verilog HDL的相似表 C語言 Verilog HDL function module,function Ifthenelse Ifthenelse for for while while case case break break define define printf printf int int 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 18 表 32 C語言與 Verilog HDL的運(yùn)算符比較 C語言 Verilog HDL 功能 + + 加 減 * * 乘 / / 除 % % 取模 ! ! 邏輯非 amp。amp。 amp。amp。 邏輯與 || || 邏輯或 大于 小于 = = 大于等于 = = 小于等于 == == 等于 != != 不等于 ~ ~ 取反 amp。 amp。 按位與 | | 按位或 ^ ^ 按位異或 左移 右移 ?: ?: 等同于 ifelse Verilog HDL 語言的特點(diǎn) 既能進(jìn)行全面綜合的電路設(shè)計(jì),又可用于電路的模擬仿真。能夠在多個(gè)層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述,從開關(guān)級(jí)、門級(jí)、寄存器傳輸級(jí) ( RTL) 到行為級(jí)等,都可以勝任,設(shè)計(jì)的規(guī)模是任意的,語言不對(duì)設(shè)計(jì)的規(guī)模施加任何限制。靈活多樣的電路描述風(fēng)格,可進(jìn)行行為描述,也可進(jìn)行結(jié)構(gòu)描述或數(shù)據(jù)流描;支持混合建模,在一個(gè)設(shè)計(jì)中各個(gè)模塊可以在不同的設(shè)計(jì)層次上建模和描 述。 Verilog HDL 的行為描述語句,如條件語句、賦值語句和循 環(huán)語句等。 內(nèi)置各種基本邏輯門,如 and、 or 和 nand 等,可方便的進(jìn)行門級(jí)結(jié)構(gòu)描述;內(nèi)置各種開關(guān)級(jí)元件,如 pmos、 nmos 和 cmos 等,可進(jìn)行開關(guān)級(jí)的建模。用戶定義原語 ( UDP) 創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯,也可以是時(shí)序邏輯:可通過編程語言接口 ( PLI)機(jī)制進(jìn)一步擴(kuò)展 Verilog HDL 語言的描述能力。 PLI 是允許外部函數(shù)訪問 Verilog HDL模塊內(nèi)信息,允許設(shè)計(jì)者與模擬器交互的例程集合。 QuartusⅡ 設(shè)計(jì)流程 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 19 利用 Verilog 完成軟件編程后,必須借助 EDA 工具中的綜合器、適配器、時(shí)序仿真器和編輯器等工具進(jìn)行相應(yīng)的處理,才能 使此項(xiàng)設(shè)計(jì)在 FPGA 上完成硬件實(shí)現(xiàn),并得到硬件測(cè)試。 1. 創(chuàng)建工程準(zhǔn)備工作 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程 ( Project) ,都必須 首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。此文件夾將被 EDA 軟件默認(rèn)為工作庫(kù) 。 在建立了文件夾后就可以將設(shè)計(jì)文件通過 QuartusⅡ 的設(shè)計(jì)文本編輯器進(jìn)行編輯并存盤,步驟如下: 新建一個(gè)文件夾。這里以卷積碼 conv 為例 ,在 D 盤中,路徑為 D:\, 輸入源程序。打開 QuartusⅡ ,選擇 FileNew 命令。在 New 窗口中的 Design Files 欄中選擇編譯文件的語言類型,這里選擇 Verilog HDLFile 選項(xiàng),如圖 31所示,然后在 Verilog 文本編譯窗口中輸入卷積碼 conv 的程序,如圖 32所示。 圖 31 語言選擇 圖 32 輸入源程序 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 20 文件存盤。選擇 FileSave As 命令,找到已經(jīng)建立的文件夾 D:\conv,存盤文件名應(yīng)該與實(shí)體名一致,即 。出現(xiàn)如圖 33 所示窗口時(shí)選擇“是”按鈕,則直接進(jìn)入創(chuàng)建工程流程。 圖 33 文件存盤 ( 1)建立工程。按上述如圖 33所示點(diǎn)擊“是”按鈕后會(huì)出現(xiàn)如圖 34 所示窗口,在第二行 “What is the name of this project? ”中點(diǎn)擊后面的“ ? ”按鈕,選擇剛剛編譯好的 conv 文件,然后選擇 “next”按鈕。 圖 34 創(chuàng)建工程 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 21 ( 2)將設(shè)計(jì)文件加入工程中。 如圖 35所示,選擇“ Add All”按鈕,將設(shè)定的工程目錄中的文件加到工程中,然后選擇“ next”按鈕。 圖 35 添加文件 ( 3)選擇目標(biāo)芯片。如圖 36所示, 首先在 Device family 下拉列表中選擇芯片,根據(jù)本次畢業(yè)設(shè)計(jì)選擇 CycloneⅡ 系列的 EP2C5Q208C8。 可以通過 “Show in’Available device’list”中的參數(shù)設(shè)置來快速找到所需的芯片,其中 Package 選擇 PQFP,Pin count 選擇 208, Speed grade 選擇 8。然后選擇 “next”按鈕。 圖 36 選擇芯片 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 22 ( 4) 工具設(shè)置。由于本次畢業(yè)設(shè)計(jì)需求需要進(jìn)行功能仿真,所以要更改 QuartusⅡ的默認(rèn)設(shè)置。 在工具欄中選擇 Assignmentssettings,如圖 37 所示在 “Simulation mode”欄中選擇 Functional 進(jìn)行功能仿真,然后選擇 “OK”。 圖 37 仿真模式的選擇 ( 5) 結(jié)束設(shè)置。在如圖 38 所示窗口選擇 “Finish”即完成了本次工程的設(shè)定。 圖 38 結(jié)束設(shè)置 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 23 ( 1)選擇 FPGA 目標(biāo)芯片。在工具欄中選擇 AssignmentsSettings 命令, 如圖 39所示, 在彈出的窗口中選擇 Device,目標(biāo)芯片為 EP2C5Q208C8。 圖 39 選擇芯片 ( 2) 選擇配置器件的工作方式。單擊 Device and Pin Options 按鈕,會(huì)出現(xiàn)如圖 310所示的對(duì)話框,首先選擇 General 選項(xiàng)卡,在 Options 欄內(nèi)選中 Autorestart configuration after error 復(fù)選框 ,使對(duì) FPFA 的配置失敗后能自動(dòng)重新配置,并加入 JTAG 用戶編碼。 圖 310 器件引腳“通用”選項(xiàng) 選擇配置器件和編程方式。在如圖 311 所示的圖中選中 Configuration 選項(xiàng)卡,選中 Generate pressed bitstreams 復(fù)選框,就能產(chǎn)生用于 EPCS 的 POS 壓 縮配置文件。在 Configuration 選項(xiàng)卡 中選擇配置器件型號(hào)為 EPCS4。 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 24 圖 311 器件引腳“配置”選項(xiàng) 選擇目標(biāo)器件引腳端口狀態(tài)。如圖 312 所示選中 Unused Pin 選項(xiàng)卡,在 Resreve all unused pins 后的框中選擇 “As input tristated”保持不用的 IO 口滿足三態(tài)輸入。 圖 312 器件引腳“不用引腳”選項(xiàng) 當(dāng)編譯成功后會(huì)出現(xiàn)如圖 313所示對(duì)話框 : 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 25 圖 313 編譯成功界面 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 26 第四章 信道編碼的 FPGA 實(shí)現(xiàn) 線性分組碼的 FPGA 實(shí)現(xiàn) 例如:用 Verilog 實(shí)現(xiàn)一個(gè)( 7,4)漢明碼的編碼電路,其編碼矩陣如下: 1 0 1 1 0 0 0 1 0 0 0¦ 1 1 0 G= 1 1 1 0 1 0 0 0 1 0 0¦ 0 1 1 1 1 0 0 0 1 0 0 0 1 0¦ 1 1 1 0 1 1 0 0 0 1 0 0 0 1¦ 1 0 1 經(jīng)過 QuartusⅡ 仿真后可得到如示 RTL 結(jié)構(gòu)圖 : 010010010100100100100c~0c~1c~3c~5c~6c~8c~9c~ 1 1c~ 1 2re s e tu [ 3 . . 0 ]c[ 6 . . 0 ]c~2 上 圖給出了在 Simulation 中的仿真結(jié)果 從圖中可以看出: 輸入序列 : [ uuuu 3210 , ]=[1001] 大連交通大學(xué) 2020 屆本科生畢業(yè)設(shè)計(jì)(論文) 27 得到的輸出為 [ ccccccc6543210 ,,]=[1001011] 滿足 [ ccccccc6543210 ,,]=[ uuuu3210 ,] 1 0 0 01 1 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 0 0 0 1 1 0 1 即 [1 0 0 1 0 1 1]= [1 0 0 1] 1 0 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 0 1 1 1 0 0 0 0 1 0 1 上式滿足( 7,4)線性分組碼的編碼方程 。 CRC(循環(huán)冗余校驗(yàn)碼)的 FPGA 實(shí)現(xiàn) 例如: 實(shí)現(xiàn) CRC16 碼 , CRC16 碼采用的生成多項(xiàng)式為 G(x)= X16+x15+x2+1,其邏輯實(shí)現(xiàn)結(jié)構(gòu)如 下 圖所示。 初始化時(shí)每一 位寄存器清零,然后每輸入一個(gè)數(shù)據(jù), 16 位移位寄存器按照異或邏輯由低到高移動(dòng)一位,直到一組校驗(yàn)數(shù)據(jù)結(jié)束。此時(shí), 16 位移位寄存器的內(nèi)容就是該組數(shù)據(jù)的 CRC16 的校驗(yàn)位。 經(jīng)過 QuartusⅡ 得到如 下 圖所示的 RTL 結(jié)構(gòu) 。 +A [ 3 . . 0 ]B [ 3 . . 0 ]A D D E RD QP R EE N AC L RD QP R EE N AC L
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