集成電路設計與制造的主要流程(ppt77)-生產(chǎn)制度表格-資料下載頁
2025-08-09 11:21本頁面
【導讀】集成電路設計與制造的主要流程框架。半導體器件物理基礎：包括PN結(jié)的物理機制、雙極管、電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴散、掌握正確的設計方法，可以以不變應萬變，(相對分立器件組成的電路而。根據(jù)電路功能和性能的要。集成電路設計的最終輸出是掩膜版圖，通過制版。和工藝流片可以得到所需的集成電路。IC設計特點及設計信息描述。典型的布圖設計方法及可測性設計技術(shù)。對設計正確性提出更為嚴格的要求。分層分級設計和模塊化設計。高度復雜電路系統(tǒng)的要求。一般來說，級別越高，抽象程度越高；級別越低，細節(jié)越。一組相互套合的圖形，各層版圖相。需要較多的人工干預。某些設計階段無自動設計軟件，通過模擬分析軟。各級設計需要驗證。經(jīng)過優(yōu)化設計、并通過設計規(guī)則檢查和反復工藝驗證，藝制備，可達到最大的成品率。
【正文】 ? 時序一致性 ? 門陣列芯片的可測性（ FPGA母片經(jīng)過廠家嚴格測試） ? 管腳的兼容性 ? 多片 FPGA向單片門陣列轉(zhuǎn)換 布圖方法的比較 算法級 寄存器級門級邏輯網(wǎng)表/ 邏輯圖電路圖符號圖版圖確定B B L 單元/ 標準單元子系統(tǒng)ABC 、DEG 、HDJ確定P L A 圖形確定布線F 、IA:全定制法，B:符號法 C:標準單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法 G:現(xiàn)場編程PLA法 H:FPGA法 I:激光掃描陣列 J:硅編譯法 設計技術(shù) 全定制 符號圖 積木塊(BBL )標準單元 掩膜編程PLA門陣列 現(xiàn)場編程PLD 和FPGA定制情況 全定制 全定制 定制 定制 定制 半定制要求 IC 生產(chǎn)商提供工藝文件及設計規(guī)則工藝文件BBL 單元庫 標準單元庫 PLA 單元庫 門單元庫 PLD 器件FPGA 器件向 IC 生產(chǎn)商提供 版圖數(shù)據(jù) 符號版圖邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量基片狀況 無 無 無 無 無 有 無基于單元情況 基于 BBL單元基于標準單元基于 PLA單元基于門單元單元的幾何形狀 任意形狀的矩形等高不等寬的矩形完全相同的矩形單元的電路屬性 可有子系統(tǒng)功能有單元電路功能無電路屬性布線狀況 BBL 布線 寬度可變的布線通道等寬的布線通道掩膜版數(shù)目 ( 單層金屬 )全套 全套 全套 全套 全套 1 ～ 2 設計技術(shù) 全定制 符號圖積木塊( BB L )標準單元 掩膜編程P L A門陣列 現(xiàn)場編程 P L D功能 /面積 + + + + ? ? ? ? ? ? ? ? ?電路速度 + + + + + ? ? ? ? ? ? ?設計出錯率+ + + + ? ? ? ? ? ? ? ? ? ?重新設計的可能性? ? ? ? ? + + + + +可測性 ? ? ? ? ? ? ++ ? + +設計效率 ? ? ? ? ? ? ? ? ? + + + +適合批量 105105104104102? 103103102兼容設計方法 ?不同的設計方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則有望設計出性能良好的電路。 ? 以微處理器為例 ? 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡 ， 圖形重復多：BBL方法 ， ALU、 移位器 、 寄存器等作為單元進行人工全定制設計 ? 隨機控制邏輯：差別較大 ， SC或 PLA方法實現(xiàn) ? 存儲器： ROM或 RAM實現(xiàn) 可測性設計技術(shù) ? 什么是集成電路測試？ 對制造出的電路進行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時間挑選出合格芯片。 ? 集成電路測試的特殊性 ? 什么是可測性設計 ？ 在 盡可能少地增加附加引線腳和附加電路 ， 并使 芯片性能損失最小 的情況下 ， 滿足電路可控制性和可觀察性的要求 ? 可控制： 從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) ? 可觀察： 直接或間接地從外部觀察內(nèi)部電路的狀態(tài) 結(jié)構(gòu)式測試技術(shù) ? 掃描途徑測試 ? 概念： 將 時序元件和組合電路隔離 開，解決時序電路測試困難的問題。 將芯片中的時序元件 (如觸發(fā)器、寄存器等 )連接成一個或數(shù)個移位寄存器 (即掃描途徑 )，在組合電路和時序元件之間增加隔離開關(guān)，并 用專門信號控制芯片工作于正常工作模式或測試模式 。當芯片處于正常模式時，組合電路的反饋輸出作為時序元件的輸入，移位寄存器不工作；當芯片處于測試模式時，組合電路的反饋輸出與時序元件的連接斷開，可以從掃描輸入端向時序元件輸入信號，并可以將時序元件的輸出移出進行觀察 組合邏輯移位寄存器( 掃描路徑)輸出輸入模式選擇時鐘 掃描進掃描出反饋輸入反饋輸出1. 測試模式，掃描途徑是否正確； 2. 測試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時序元件；將電路轉(zhuǎn)為測試模式把時序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能 測試序列用確定性算法自動生成 ? 掃描途徑測試技術(shù)存在的問題 ? 需要增加控制電路數(shù)量和外部引腳，需要將分散的時序元件連在一起，導致芯片面積增加和速度降低； ? 串行輸出結(jié)果，測試時間較長。 特征量分析測試技術(shù) ?內(nèi)建測試 技術(shù)，在芯片內(nèi)部設計了“測試設備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O備的問題 ? 概念： 把對應輸入信號的各節(jié)點響應序列壓縮，提取出相應的特征量，保存在寄存器中， 只需比較實測響應序列和正常序列的特征量 ，可以減少計算機內(nèi)存，提高測試速度 ? 增加的芯片面積不多，但故障檢測和診斷的有效率不高 自測試技術(shù) ?在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵。 ? 常見的自測試結(jié)構(gòu)包括表決電路、錯誤檢測與校正碼技術(shù)等 作業(yè) 1. 試述門陣列和標準單元設計方法的概念和它們之間的異同點。 2. 標準單元庫中的單元的主要描述形式有哪些 ？ 分別在 IC設計的什么階段應用 ？ 3. 集成電路的可測性設計是指什么 ？
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