集成電路設(shè)計(jì)與制造的主要流程(ppt77)-生產(chǎn)制度表格-資料下載頁
2025-08-09 11:21本頁面
【導(dǎo)讀】集成電路設(shè)計(jì)與制造的主要流程框架。半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極管、電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬變，(相對(duì)分立器件組成的電路而。根據(jù)電路功能和性能的要。集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版。和工藝流片可以得到所需的集成電路。IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述。典型的布圖設(shè)計(jì)方法及可測(cè)性設(shè)計(jì)技術(shù)。對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求。分層分級(jí)設(shè)計(jì)和模塊化設(shè)計(jì)。高度復(fù)雜電路系統(tǒng)的要求。一般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越。一組相互套合的圖形，各層版圖相。需要較多的人工干預(yù)。某些設(shè)計(jì)階段無自動(dòng)設(shè)計(jì)軟件，通過模擬分析軟。各級(jí)設(shè)計(jì)需要驗(yàn)證。經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，藝制備，可達(dá)到最大的成品率。
【正文】 ? 時(shí)序一致性 ? 門陣列芯片的可測(cè)性（ FPGA母片經(jīng)過廠家嚴(yán)格測(cè)試） ? 管腳的兼容性 ? 多片 FPGA向單片門陣列轉(zhuǎn)換 布圖方法的比較 算法級(jí) 寄存器級(jí)門級(jí)邏輯網(wǎng)表/ 邏輯圖電路圖符號(hào)圖版圖確定B B L 單元/ 標(biāo)準(zhǔn)單元子系統(tǒng)ABC 、DEG 、HDJ確定P L A 圖形確定布線F 、IA:全定制法，B:符號(hào)法 C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法 G:現(xiàn)場(chǎng)編程PLA法 H:FPGA法 I:激光掃描陣列 J:硅編譯法 設(shè)計(jì)技術(shù) 全定制 符號(hào)圖 積木塊(BBL )標(biāo)準(zhǔn)單元 掩膜編程PLA門陣列 現(xiàn)場(chǎng)編程PLD 和FPGA定制情況 全定制 全定制 定制 定制 定制 半定制要求 IC 生產(chǎn)商提供工藝文件及設(shè)計(jì)規(guī)則工藝文件BBL 單元庫 標(biāo)準(zhǔn)單元庫 PLA 單元庫 門單元庫 PLD 器件FPGA 器件向 IC 生產(chǎn)商提供 版圖數(shù)據(jù) 符號(hào)版圖邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量基片狀況 無 無 無 無 無 有 無基于單元情況 基于 BBL單元基于標(biāo)準(zhǔn)單元基于 PLA單元基于門單元單元的幾何形狀 任意形狀的矩形等高不等寬的矩形完全相同的矩形單元的電路屬性 可有子系統(tǒng)功能有單元電路功能無電路屬性布線狀況 BBL 布線 寬度可變的布線通道等寬的布線通道掩膜版數(shù)目 ( 單層金屬 )全套 全套 全套 全套 全套 1 ～ 2 設(shè)計(jì)技術(shù) 全定制 符號(hào)圖積木塊( BB L )標(biāo)準(zhǔn)單元 掩膜編程P L A門陣列 現(xiàn)場(chǎng)編程 P L D功能 /面積 + + + + ? ? ? ? ? ? ? ? ?電路速度 + + + + + ? ? ? ? ? ? ?設(shè)計(jì)出錯(cuò)率+ + + + ? ? ? ? ? ? ? ? ? ?重新設(shè)計(jì)的可能性? ? ? ? ? + + + + +可測(cè)性 ? ? ? ? ? ? ++ ? + +設(shè)計(jì)效率 ? ? ? ? ? ? ? ? ? + + + +適合批量 105105104104102? 103103102兼容設(shè)計(jì)方法 ?不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，如果把它們優(yōu)化組合起來，則有望設(shè)計(jì)出性能良好的電路。 ? 以微處理器為例 ? 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò) ， 圖形重復(fù)多：BBL方法 ， ALU、 移位器 、 寄存器等作為單元進(jìn)行人工全定制設(shè)計(jì) ? 隨機(jī)控制邏輯：差別較大 ， SC或 PLA方法實(shí)現(xiàn) ? 存儲(chǔ)器： ROM或 RAM實(shí)現(xiàn) 可測(cè)性設(shè)計(jì)技術(shù) ? 什么是集成電路測(cè)試？ 對(duì)制造出的電路進(jìn)行功能和性能檢測(cè)，檢測(cè)并定位出電路的故障，用盡可能短的時(shí)間挑選出合格芯片。 ? 集成電路測(cè)試的特殊性 ? 什么是可測(cè)性設(shè)計(jì) ？ 在 盡可能少地增加附加引線腳和附加電路 ， 并使 芯片性能損失最小 的情況下 ， 滿足電路可控制性和可觀察性的要求 ? 可控制： 從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) ? 可觀察： 直接或間接地從外部觀察內(nèi)部電路的狀態(tài) 結(jié)構(gòu)式測(cè)試技術(shù) ? 掃描途徑測(cè)試 ? 概念： 將 時(shí)序元件和組合電路隔離 開，解決時(shí)序電路測(cè)試?yán)щy的問題。 將芯片中的時(shí)序元件 (如觸發(fā)器、寄存器等 )連接成一個(gè)或數(shù)個(gè)移位寄存器 (即掃描途徑 )，在組合電路和時(shí)序元件之間增加隔離開關(guān)，并 用專門信號(hào)控制芯片工作于正常工作模式或測(cè)試模式 。當(dāng)芯片處于正常模式時(shí)，組合電路的反饋輸出作為時(shí)序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測(cè)試模式時(shí)，組合電路的反饋輸出與時(shí)序元件的連接斷開，可以從掃描輸入端向時(shí)序元件輸入信號(hào)，并可以將時(shí)序元件的輸出移出進(jìn)行觀察 組合邏輯移位寄存器( 掃描路徑)輸出輸入模式選擇時(shí)鐘 掃描進(jìn)掃描出反饋輸入反饋輸出1. 測(cè)試模式，掃描途徑是否正確； 2. 測(cè)試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時(shí)序元件；將電路轉(zhuǎn)為測(cè)試模式把時(shí)序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能 測(cè)試序列用確定性算法自動(dòng)生成 ? 掃描途徑測(cè)試技術(shù)存在的問題 ? 需要增加控制電路數(shù)量和外部引腳，需要將分散的時(shí)序元件連在一起，導(dǎo)致芯片面積增加和速度降低； ? 串行輸出結(jié)果，測(cè)試時(shí)間較長。 特征量分析測(cè)試技術(shù) ?內(nèi)建測(cè)試 技術(shù)，在芯片內(nèi)部設(shè)計(jì)了“測(cè)試設(shè)備”來檢測(cè)芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題 ? 概念： 把對(duì)應(yīng)輸入信號(hào)的各節(jié)點(diǎn)響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中， 只需比較實(shí)測(cè)響應(yīng)序列和正常序列的特征量 ，可以減少計(jì)算機(jī)內(nèi)存，提高測(cè)試速度 ? 增加的芯片面積不多，但故障檢測(cè)和診斷的有效率不高 自測(cè)試技術(shù) ?在芯片內(nèi)部建立自測(cè)試結(jié)構(gòu)電路，不需要外部激勵(lì)。 ? 常見的自測(cè)試結(jié)構(gòu)包括表決電路、錯(cuò)誤檢測(cè)與校正碼技術(shù)等 作業(yè) 1. 試述門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。 2. 標(biāo)準(zhǔn)單元庫中的單元的主要描述形式有哪些 ？ 分別在 IC設(shè)計(jì)的什么階段應(yīng)用 ？ 3. 集成電路的可測(cè)性設(shè)計(jì)是指什么 ？
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