集成電路設(shè)計與制造的主要流程(ppt77)-生產(chǎn)制度表格(參考版)
2024-08-22 11:21本頁面
【正文】 2. 標(biāo)準單元庫中的單元的主要描述形式有哪些 ？ 分別在 IC設(shè)計的什么階段應(yīng)用 ？ 3. 集成電路的可測性設(shè)計是指什么 ？ 。 特征量分析測試技術(shù) ?內(nèi)建測試 技術(shù)，在芯片內(nèi)部設(shè)計了“測試設(shè)備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題 ? 概念： 把對應(yīng)輸入信號的各節(jié)點響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中， 只需比較實測響應(yīng)序列和正常序列的特征量 ，可以減少計算機內(nèi)存，提高測試速度 ? 增加的芯片面積不多，但故障檢測和診斷的有效率不高 自測試技術(shù) ?在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵。 將芯片中的時序元件 (如觸發(fā)器、寄存器等 )連接成一個或數(shù)個移位寄存器 (即掃描途徑 )，在組合電路和時序元件之間增加隔離開關(guān)，并 用專門信號控制芯片工作于正常工作模式或測試模式 。 ? 以微處理器為例 ? 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò) ， 圖形重復(fù)多：BBL方法 ， ALU、 移位器 、 寄存器等作為單元進行人工全定制設(shè)計 ? 隨機控制邏輯：差別較大 ， SC或 PLA方法實現(xiàn) ? 存儲器： ROM或 RAM實現(xiàn) 可測性設(shè)計技術(shù) ? 什么是集成電路測試？ 對制造出的電路進行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時間挑選出合格芯片。 ? 掩膜編程： 通過設(shè)計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計及驗證比較容易實現(xiàn)。 ?標(biāo)準單元庫：標(biāo)準單元庫中的單元是用人工 優(yōu)化設(shè)計 的，力求達到最小的面積和最好的性能，完成設(shè)計規(guī)則檢查和電學(xué)驗證 ? 描述電路單元在不同層級的屬性的一組數(shù)據(jù) ?邏輯符號（ L）： 單元名稱與符號、 I/O端：用于邏輯圖 ?功能描述 ?電路結(jié)構(gòu)、電學(xué)指標(biāo) ?拓撲版圖（ O）： 拓撲單元名、單元寬度高度、I/O位置及名稱 ?掩膜版圖（ A） 舉例： ? 不同設(shè)計階段調(diào)用不同描述 ? 標(biāo)準單元庫主要包括 ? 與非門、或非門、觸發(fā)器、鎖存器、移位寄存器 ? 加法器、乘法器、除法器、算術(shù)運算單元、FIFO等較大規(guī)模單元 ? 模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇 標(biāo)準單元設(shè)計 ?基本排列形式： 雙邊 I/O、 單邊 I/O、 連線單元（單層布線中用得較多、跨單元連線） ? 走線： ? 電源和地線一般要求從單元左右邊進出，信號端從上下進出。 IC設(shè)計的主要特點 。但制備時間較長。 布圖設(shè)計方法（布圖風(fēng)格劃分） ?全定制設(shè)計方法、半定制設(shè)計方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計方法 ? 設(shè)計方法選取的主要依據(jù)： 設(shè)計周期、設(shè)計成本、芯片成本、芯片尺寸、設(shè)計靈活性、保密性和可靠性等 最主要的：設(shè)計成本在芯片成本中所占比例 芯片成本 CT： ynCVCC PDT ??小批量的產(chǎn)品：減小設(shè)計費用； 大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積 全定制設(shè)計 ?版圖設(shè)計時采用人工設(shè)計 ， 對每個器件進行優(yōu)化 ，芯片性能獲得最佳 ， 芯片尺寸最小 ?設(shè)計周期長 ， 設(shè)計成本高 ， 適用于性能要求極高或批量很大的產(chǎn)品 ， 模擬電路 ?符號式版圖設(shè)計：用一組 事先定義好的符號 來表示版圖中 不同層版 之間的信息 ， 通過自動轉(zhuǎn)換程序轉(zhuǎn)換 舉例：棍圖：棍形符號 、 不同顏色 ? 不必考慮設(shè)計規(guī)則的要求；設(shè)計靈活性大 ? 符號間距不固定 ， 進行版圖壓縮 ， 減小芯片面積 VDDVss? 專用集成電路（ ASIC： ApplicationSpecific Integrated Circuit）（ 相對通用電路而言） ? 針對某一應(yīng)用或某一客戶的特殊要求設(shè)計的集成電路 ? 批量小、單片功能強：降低設(shè)計開發(fā)費用 ?主要的 ASIC設(shè)計方法： ? 門陣列設(shè)計方法：半定制 ? 標(biāo)準單元設(shè)計方法：定制 掩膜版方法 ? 積木塊設(shè)計方法：定制 ? 可編程邏輯器件設(shè)計方法 門陣列設(shè)計方法（ GA方法） ? 概念： 形狀和尺寸完全相同 的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有布線通道， 通道寬度和位置固定 ，并 預(yù)先完成接觸孔和連線以外的芯片加工步驟 ，形成母片 根據(jù)不同的應(yīng)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能 母片半定制技術(shù) 門陣列結(jié)構(gòu) ?單元區(qū)結(jié)構(gòu)： 舉例：六管 CMOS單元 由該結(jié)構(gòu)實現(xiàn)三輸入或非門 ? 輸入 /輸出單元：芯片四周 舉例：圖 ，輸入、輸出、電源 ? 輸入保護 (防止柵擊穿 )：嵌位二極管、保護電阻 ? 輸出驅(qū)動：寬長比大的器件（梳狀或馬蹄狀） 寄存器傳輸級行為描述邏輯網(wǎng)表邏輯模擬制版/ 流片/ 測試/ 封裝設(shè)計中心F o u n d r y向F o u n d r y 提供網(wǎng)表布局布線掩膜版圖版圖檢查/ 網(wǎng)表和參數(shù)提取/ 網(wǎng)表一致性檢查后仿真產(chǎn)生測試向量行為仿真邏輯圖綜合生成延遲文件單元庫門陣列設(shè)計過程 ?門陣列方法的設(shè)計特點：設(shè)計周期短 ， 設(shè)計成本低 ， 適合設(shè)計適當(dāng)規(guī)模 、 中等性能 、 要求設(shè)計時間短 、 數(shù)量相對較少的電路 ?不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費 ?門海設(shè)計技術(shù)：一對不共柵的 P管和 N管組成的基
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