集成電路設(shè)計(jì)與制造的主要流程(ppt77)-生產(chǎn)制度表格-文庫吧資料
2024-08-26 11:21本頁面
【正文】 本單元鋪滿整個(gè)芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進(jìn)行 ? 門利用率高，集成密度大，布線靈活，保證布線布通率 ? 仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用 ?激光掃描陣列：特殊的門陣列設(shè)計(jì)方法 對(duì)于一個(gè)特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接， 用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線 ，實(shí)現(xiàn) ASIC功能。 ? 版圖設(shè)計(jì)過程 大多數(shù)基于單元庫實(shí)現(xiàn) （ 1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片） （ 2）布圖規(guī)劃（ floor planning)工具 布局布線工具（ placeamp。 布線 ：根據(jù)電路的連接關(guān)系 （ 連接表 ） 在指定區(qū)域（ 面積 、 形狀 、 層次 ） 百分之百完成連線 。 版圖與所采用的制備工藝緊密相關(guān) ? 版圖設(shè)計(jì)過程：由底向上過程 主要是布局布線過程 布局 ：將模塊安置在芯片的適當(dāng)位置 ， 滿足一定目標(biāo)函數(shù) 。 元件 門 元胞 宏單元（功能塊） 基于單元庫的描述：層次描述 單元庫可由廠家提供，可由用戶自行建立 B. 模擬電路：尚無良好的綜合軟件 RTL級(jí)仿真通過后，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 原理圖輸入 電路模擬與驗(yàn)證 模擬單元庫 ? 邏輯和電路設(shè)計(jì)的輸出： 網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖 ? 軟件支持 ：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件 (EDA軟件系統(tǒng)中已集成 ) 實(shí)際設(shè)計(jì)流程 ?3. 版圖設(shè)計(jì) ? 概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖， IC設(shè)計(jì)的最終輸出。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別 算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到 RTL級(jí)描述 綜 合： 通過附加一定的約束條件從高一級(jí)設(shè) 計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過程 邏輯級(jí)：較小規(guī)模電路 實(shí)際設(shè)計(jì)流程 ?系統(tǒng)功能設(shè)計(jì) ? 輸出：語言或功能圖 ? 軟件支持：多目標(biāo)多約束條件優(yōu)化問題 無自動(dòng)設(shè)計(jì)軟件 仿真軟件： VHDL仿真器、 Verilog仿真器 實(shí)際設(shè)計(jì)流程 ?邏輯和電路設(shè)計(jì) ? 概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu) ? 過程： ： RTL級(jí)描述 邏輯綜合 (Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化 難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬 電路實(shí)現(xiàn) （ 包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù) )：調(diào)用單元庫完成； 沒有單元庫支持： 對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。一般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體 從層次和域表示分層分級(jí)設(shè)計(jì)思想 域： 行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域： 集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn) 層次： 系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí) (也稱RTL級(jí) )、 邏輯級(jí)與電路級(jí) 系統(tǒng)級(jí) 行為、性 能描述 CPU 、存儲(chǔ) 器、控制器 等 芯片、電路 板、子系統(tǒng) 算法級(jí) I/O 算法 硬件模塊、 數(shù)據(jù)結(jié)構(gòu) 部件間的物 理連接 RTL 級(jí) 狀態(tài)表 ALU 、寄存 器、 MUX 微存儲(chǔ)器 芯片、宏單 元 邏輯級(jí) 布爾方程 門、觸發(fā)器 單元布圖 電路級(jí) 微分方程 晶體管、電 阻、電容 管子布圖 設(shè)計(jì)信息描述 分類 內(nèi)容 語言描述 ( 如 VHDL 語 言、 Verilog 語言等 ) 功能描述與邏輯描述 功能設(shè)計(jì) 功能圖 邏輯設(shè)計(jì) 邏輯圖 電路設(shè)計(jì) 電路圖 設(shè) 計(jì) 圖 版圖設(shè)計(jì) 符號(hào)式版圖 , 版圖 舉例： x=a’b+ab’； CMOS與非門； CMOS反相器版圖 ?什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。 ? 設(shè)計(jì)的基本過程 （舉例） ? 功能設(shè)計(jì) ? 邏輯和電路設(shè)計(jì) ? 版圖設(shè)計(jì) ?集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。 中國最大的資料庫下載 集成電路 設(shè)計(jì)與制造的主要流程 ?集成電路設(shè)計(jì)與制造的主要流程框架 設(shè)計(jì) 芯片檢測(cè) 單晶、外延材料 掩膜版 芯片制造過程 封裝 測(cè)試 系統(tǒng)需求 集成電路的設(shè)計(jì)過程： 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證 功能要求 行為設(shè)計(jì)（ VHDL） Sing off 集成電路芯片設(shè)計(jì)過程框架 From 吉利久教授 是 行為仿真 綜
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