集成電路設(shè)計(jì)與制造的主要流程(ppt77)-生產(chǎn)制度表格-展示頁
2024-08-30 11:21本頁面
【正文】 合、優(yōu)化 —— 網(wǎng)表 時(shí)序仿真 布局布線 —— 版圖 后仿真 否 是 否 否 是 — 設(shè)計(jì)業(yè) — 引 言 ?半導(dǎo)體器件物理 基礎(chǔ) ：包括 PN結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等 器件 小規(guī)模電路 大規(guī)模電路 超大規(guī)模電路 甚大規(guī)模電路 ?電路的制備 工藝 ：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序 ? 集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性 結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路 掌握正確的設(shè)計(jì)方法 ， 可以以不變應(yīng)萬變，隨著電路規(guī)模的增大， 計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來越重要的作用 引 言 ? 什么是集成電路？ (相對分立器件組成的電路而言 ) 把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。 ?什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化， 設(shè)計(jì)出滿足要求的集成電路 。 設(shè)計(jì)與制備之間的接口：版圖 主要內(nèi)容 ? IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述 ? 典型設(shè)計(jì)流程 ? 典型的布圖設(shè)計(jì)方法及可測性設(shè)計(jì)技術(shù) 設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述 ? 設(shè)計(jì)特點(diǎn) (與分立電路相比 ) ? 對設(shè)計(jì)正確性提出更為嚴(yán)格的要求 ? 測試問題 ? 版圖設(shè)計(jì)：布局布線 ? 分層分級(jí)設(shè)計(jì) (Hierarchical design)和模塊化設(shè)計(jì) ? 高度復(fù)雜電路系統(tǒng)的要求 ? 什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。 版圖與所采用的制備工藝緊密相關(guān) 設(shè)計(jì)流程 ? 理想的設(shè)計(jì)流程 (自頂向下： TOPDOWN） 系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì) 硅編譯器 silicon piler (算法級(jí)、 RTL級(jí)向下） 門陣列、標(biāo)準(zhǔn)單元陣列等 邏輯和電路描述 系統(tǒng)性能編譯器 系統(tǒng)性能指標(biāo) 性能和功能描述 邏輯和電路編譯器 幾何版圖描述 版圖編譯器 制版及流片 統(tǒng) 一 數(shù) 據(jù) 庫 典型的實(shí)際設(shè)計(jì)流程 ? 需要較多的人工干預(yù) ? 某些設(shè)計(jì)階段無 自動(dòng)設(shè)計(jì) 軟件，通過 模擬 分析軟件來完成設(shè)計(jì) ? 各級(jí)設(shè)計(jì)需要驗(yàn)證 典型的實(shí)際設(shè)計(jì)流程 ? 系統(tǒng)功能設(shè)計(jì) ? 目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求 ? 過程： 功能塊劃分， RTL級(jí)描述，行為仿真 功能塊劃分 RTL級(jí)描述（ RTL級(jí) VHDL、 Verilog) RTL級(jí)行為仿真：總體功能和時(shí)序是否正確 功能塊劃分原則： 既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。由此可形成用戶自己的單元庫 單元庫： 一組單元電路的集合 經(jīng)過 優(yōu)化設(shè)計(jì) 、并 通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證 ，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。 ? 什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。 對級(jí)別最低的功能塊 ， 是指根據(jù)連接關(guān)系 ， 確定各單元的位置 ， 級(jí)別高一些的 ， 是分配較低級(jí)別功能塊的位置 ， 使芯片面積盡量小 。 布線均勻 ，優(yōu)化連線長度 、 保證布通率 。route） 布圖規(guī)劃： 在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布 （ 3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元， 人工布局布線（由底向上： 小功能塊到大功能塊） ? 版圖驗(yàn)證與檢查 ? DRC： 幾何設(shè)計(jì)規(guī)則檢查 ? ERC： 電學(xué)規(guī)則檢查 ? LVS： 網(wǎng)表一致性檢查 ? POSTSIM： 后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等 )，產(chǎn)生測試向量 ? 軟件支持：成熟的 CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證 設(shè)計(jì)規(guī)則 IC設(shè)計(jì)與工藝制備之間的接口 ? 制定目的：使 芯片尺寸 在 盡可能小 的前提下，避免線條寬度的偏差和不同層版 套準(zhǔn)偏差 可能帶來的問題，盡可能地提高電路制備的成品率 ? 什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平 (包括光刻特性、刻蝕能力、對準(zhǔn)容差等 )和成品率要求，給出的 一組同一工藝層及不同工藝層之間幾何尺寸的限制 ，主要包括線寬、間距、覆蓋、露頭、凹口、面
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