集成電路設(shè)計(jì)與制造的主要流程(ppt77)-生產(chǎn)制度表格-在線瀏覽
2024-10-21 11:21本頁面
【正文】 積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。 ? 只需一步刻鋁工藝，加工周期短； ? 采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。 ? 一般用于小批量 (200～ 2020塊 )ASIC的制造 作業(yè)： 路的典型設(shè)計(jì)流程。 標(biāo)準(zhǔn)單元設(shè)計(jì)方法（ SC方法） ? 一種庫(kù)單元設(shè)計(jì)方法 ? 概念： 從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入 /輸出單元連接起來，形成所需的專用電路 ?芯片布局： 芯片中心是單元區(qū)，輸入 /輸出單元和壓焊塊在芯片四周，基本單元具有 等高不等寬 的結(jié)構(gòu)， 布線通道區(qū)沒有寬度的限制 ，利于實(shí)現(xiàn)優(yōu)化布線。可以在單元內(nèi)部或單元邊界 ? 電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口 ? 電源線水平金屬線，信號(hào)線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅， 單元之間連線在走線通道內(nèi) ? 單元拼接 ? 單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線） ? SC方法設(shè)計(jì)流程與門陣列類似 ? SC方法特點(diǎn)： ? 需要全套掩膜版，屬于定制設(shè)計(jì)方法 ? 門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距 標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大 ? 較高的芯片利用率和連線布通率 ? 依賴于標(biāo)準(zhǔn)單元庫(kù)， SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí) ?適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì) 積木塊設(shè)計(jì)方法： BBL方法 （通用單元設(shè)計(jì)方法） ?布圖特點(diǎn)：任意形狀的單元 （ 一般為矩形或 “ L”型 ） 、 任意位置 、 無布線通道 ?BBL單元：較大規(guī)模的功能塊 （ 如 ROM、 RAM、ALU或模擬電路單元等 ） ， 單元可以用 GA、 SC、PLD或全定制方法設(shè)計(jì) ?設(shè)計(jì)過程：可以基于 Foundry提供的單元庫(kù)，更提倡用自己的單元庫(kù) 平面布置：影響延遲的單元靠近安放 軟件預(yù)估性能 詳細(xì)布圖 后仿真 ? BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能 上得到最佳的優(yōu)化 ?布圖算法發(fā)展中：通道不規(guī)則，連線端口在單元四周，位置不規(guī)則 可編程邏輯器件設(shè)計(jì)方法（ PLD方法） ?概念： 用戶通過 生產(chǎn)商提供的通用器件 自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專用集成電路 ?編程方式： ? 現(xiàn)場(chǎng)編程： 采用熔斷絲、電寫入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計(jì)，有些 PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。 ?可編程邏輯器件分類 ROM、 EPROM、 EEPROM、 PLA、 PAL、GAL ? 可編程邏輯陣列（ PLA）： 實(shí)現(xiàn)數(shù)字邏輯 ? 基本思想：組合邏輯可以轉(zhuǎn)換成與 或邏輯 ? 基本結(jié)構(gòu)： 舉例： 盡量采用“或非”門 baabO ??1babaO ??2nn xxxxxxxxO ???????? ???? 321321時(shí)鐘2O2O1時(shí)鐘1a bVDDVDDP M O S 管 N M O S 管可編程陣列邏輯 (PAL) 和通用陣列邏輯 (GAL) ?PAL： 固定或矩陣 （ 八個(gè)輸入端即可滿足邏輯組合要求 ） ， 可編與矩陣 （ 輸入項(xiàng)可增多 ） ? 結(jié)構(gòu)簡(jiǎn)化 、 工藝簡(jiǎn)單 ? 現(xiàn)場(chǎng)編程 ? 不同輸出結(jié)構(gòu)選用不同的 PAL器件 ?GAL： 固定或矩陣： 浮柵工藝： 控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程 ? 提高可編程速度和器件速度 ? 電擦寫，可重復(fù)編程，不需要窗口式的封裝 ? 輸出邏輯單元有一些考慮：可編程可重新配置 ? 具有安全保護(hù)單元 ? 編程方式：現(xiàn)場(chǎng)編程 ? PAL 和 GAL的器件密度較低，幾百門 ?近年來出現(xiàn)高密度可編程邏輯器件 HDPLD、 系統(tǒng)內(nèi)編程邏輯器件 ISPLD Lattice的 pLSI1000,2020,3000系列， 14000門 ? HDPLD： ? 集總布線區(qū)（ GRP： global routing pool）： 用于內(nèi)部邏輯連接 ? 四周通用邏輯塊（ GLB）、 輸出布線區(qū)（ ORP：GLB輸出與管腳之間互連）輸入總線 IB ? 可實(shí)現(xiàn)高速控制器等， DSP、 數(shù)據(jù)加密等子系統(tǒng) ?系統(tǒng)內(nèi)編程邏輯器件 ISPLD（ in systemprogrammable logic device ）： 帶串行接口及使能端（用作串口或正常信號(hào)端） 串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇 ? 具有 GAL和 HDPLD的可編程、再配置功能 ? 可編程、再配置在系統(tǒng)內(nèi)或 PCB板上進(jìn)行 ? 消除管腳多次彎曲 ? 易于進(jìn)行電路版級(jí)測(cè)試 ? 一塊電路板有不同功能：硬件軟件化 現(xiàn)場(chǎng)可編程門陣列 (FPGA) （ 邏輯單元陣列） ?集成度高，使用靈活，引腳數(shù)多 (可多達(dá) 100多條 )，
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