集成電路設(shè)計(jì)與制造的主要流程(ppt77)-生產(chǎn)制度表格-閱讀頁
2024-09-07 11:21本頁面
【正文】 可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能 ? 不是與或結(jié)構(gòu)，以可配置邏輯功能塊（ configurable logic block） 排成陣列，功能塊間為互連區(qū)，輸入 /輸出功能塊 IOB ?可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開關(guān)矩陣 ? CLB、 IOB的配置及內(nèi)連編程通過存儲(chǔ)器單元陣列實(shí)現(xiàn) ?現(xiàn)場編程 ? XILINX： 用 SRAM存儲(chǔ)內(nèi)容控制互連：允許修改 配置程序 —— 存儲(chǔ)器單元陣列中各單元狀態(tài) ——控制 CLB的可選配置端、多路選擇端 控制 IOB的可選配置端 控制 通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系 ? ACTEL： 可熔通的點(diǎn)，不可逆，易于保密 ?適用： 200塊以下的原型設(shè)計(jì) ? PLD和 FPGA設(shè)計(jì)方法的特點(diǎn) ? 現(xiàn)場編程： 功能 、 邏輯設(shè)計(jì) 網(wǎng)表 編程文件 PLD器件 ? 掩膜編程： PLA版圖自動(dòng)生成系統(tǒng) ， 可以從網(wǎng)表直接得到掩膜版圖 ? 設(shè)計(jì)周期短 ， 設(shè)計(jì)效率高 ， 有些可多次擦除 ，適合新產(chǎn)品開發(fā) 編程軟件 硬件編程器 FPGA的轉(zhuǎn)換 ? FPGA轉(zhuǎn)換到門陣列，降低價(jià)錢 ? 網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映射 ? 時(shí)序一致性 ? 門陣列芯片的可測性（ FPGA母片經(jīng)過廠家嚴(yán)格測試） ? 管腳的兼容性 ? 多片 FPGA向單片門陣列轉(zhuǎn)換 布圖方法的比較 算法級 寄存器級門級邏輯網(wǎng)表/ 邏輯圖電路圖符號圖版圖確定B B L 單元/ 標(biāo)準(zhǔn)單元子系統(tǒng)ABC 、DEG 、HDJ確定P L A 圖形確定布線F 、IA:全定制法，B:符號法 C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法 G:現(xiàn)場編程PLA法 H:FPGA法 I:激光掃描陣列 J:硅編譯法 設(shè)計(jì)技術(shù) 全定制 符號圖 積木塊(BBL )標(biāo)準(zhǔn)單元 掩膜編程PLA門陣列 現(xiàn)場編程PLD 和FPGA定制情況 全定制 全定制 定制 定制 定制 半定制要求 IC 生產(chǎn)商提供工藝文件及設(shè)計(jì)規(guī)則工藝文件BBL 單元庫 標(biāo)準(zhǔn)單元庫 PLA 單元庫 門單元庫 PLD 器件FPGA 器件向 IC 生產(chǎn)商提供 版圖數(shù)據(jù) 符號版圖邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量邏輯網(wǎng)表及測試向量基片狀況 無 無 無 無 無 有 無基于單元情況 基于 BBL單元基于標(biāo)準(zhǔn)單元基于 PLA單元基于門單元單元的幾何形狀 任意形狀的矩形等高不等寬的矩形完全相同的矩形單元的電路屬性 可有子系統(tǒng)功能有單元電路功能無電路屬性布線狀況 BBL 布線 寬度可變的布線通道等寬的布線通道掩膜版數(shù)目 ( 單層金屬 )全套 全套 全套 全套 全套 1 ～ 2 設(shè)計(jì)技術(shù) 全定制 符號圖積木塊( BB L )標(biāo)準(zhǔn)單元 掩膜編程P L A門陣列 現(xiàn)場編程 P L D功能 /面積 + + + + ? ? ? ? ? ? ? ? ?電路速度 + + + + + ? ? ? ? ? ? ?設(shè)計(jì)出錯(cuò)率+ + + + ? ? ? ? ? ? ? ? ? ?重新設(shè)計(jì)的可能性? ? ? ? ? + + + + +可測性 ? ? ? ? ? ? ++ ? + +設(shè)計(jì)效率 ? ? ? ? ? ? ? ? ? + + + +適合批量 105105104104102? 103103102兼容設(shè)計(jì)方法 ?不同的設(shè)計(jì)方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則有望設(shè)計(jì)出性能良好的電路。 ? 集成電路測試的特殊性 ? 什么是可測性設(shè)計(jì) ？ 在 盡可能少地增加附加引線腳和附加電路 ， 并使 芯片性能損失最小 的情況下 ， 滿足電路可控制性和可觀察性的要求 ? 可控制： 從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) ? 可觀察： 直接或間接地從外部觀察內(nèi)部電路的狀態(tài) 結(jié)構(gòu)式測試技術(shù) ? 掃描途徑測試 ? 概念： 將 時(shí)序元件和組合電路隔離 開，解決時(shí)序電路測試?yán)щy的問題。當(dāng)芯片處于正常模式時(shí)，組合電路的反饋輸出作為時(shí)序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測試模式時(shí)，組合電路的反饋輸出與時(shí)序元件的連接斷開，可以從掃描輸入端向時(shí)序元件輸入信號，并可以將時(shí)序元件的輸出移出進(jìn)行觀察 組合邏輯移位寄存器( 掃描路徑)輸出輸入模式選擇時(shí)鐘 掃描進(jìn)掃描出反饋輸入反饋輸出1. 測試模式，掃描途徑是否正確； 2. 測試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時(shí)序元件；將電路轉(zhuǎn)為測試模式把時(shí)序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能 測試序列用確定性算法自動(dòng)生成 ? 掃描途徑測試技術(shù)存在的問題 ? 需要增加控制電路數(shù)量和外部引腳，需要將分散的時(shí)序元件連在一起，導(dǎo)致芯片面積增加和速度降低； ? 串行輸出結(jié)果，測試時(shí)間較長。 ? 常見的自測試結(jié)構(gòu)包括表決電路、錯(cuò)誤檢測與校正碼技術(shù)等 作業(yè) 1. 試述門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)
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