模擬集成電路的設(shè)計(jì)流程-閱讀頁
2025-01-23 15:09本頁面
【正文】 需的 形狀 ； 用子菜單 Add/label的命令添加 標(biāo)簽 [instanceName]； 用子菜單 Add/PIn的命令添加 管腳 用子菜單 Add/Selection Box命令添加 選擇框 。在彈出的窗口里輸入相應(yīng)的名稱后，單擊 OK 2022/2/4 共 88頁 39 子模塊的調(diào)用 在 Schematic中點(diǎn)擊Add Instance。這樣就可以調(diào)用你設(shè)計(jì)的子模塊了。Phase 查看運(yùn)放的幅頻特性和相頻特性 2022/2/4 共 88頁 44 仿真結(jié)果 ?該運(yùn)放直流增益為 ， ?單位增益帶寬為 82M Hz， 相位裕度為 。 ? 教材計(jì)算：采用 Level 2的 MOS Model Foundry： Level 49和 Mos EKV等 ? 因此設(shè)計(jì)者除利用 Level 2的 Model進(jìn)行電路的估算以外，還一定要使用電路仿真軟件 Hspice、 Spectre等進(jìn)行仿真，以便得到更精確的結(jié)果。 2022/2/4 共 88頁 56 *.sp文件的生成（ 2） 選擇 Simulate/Directory/Host菜單 仿真器選擇 hspiceS 選擇 Model Path菜單 設(shè)置庫的路徑 2022/2/4 共 88頁 57 *.sp文件的生成（ 3） 選擇 Analyses菜單下的choose項(xiàng) 選擇仿真類型（ tran） Simulation Netlist Create Final FileSave As,輸入存放的全路徑 2022/2/4 共 88頁 58 運(yùn)行 Hspice ? 由于工作站版的 Hspice沒有 license不能用，因此采用單機(jī)版的 Hspice。 2022/2/4 共 88頁 66 Integrated MixedSignal Design 2022/2/4 共 88頁 67 Commercially Available Simulation Environments ? Cadence – ADE： VHDL/Verilog, VerilogA, Spectre – AMS： VHDL/Verilog, VerilogA, VHDL/VerilogAMS, Spice, Spectre ? Mentor Graphic – ADVance MS (ModelSim + Eldo)： C, VHDL/Verilog, VerilogA, VHDL/VerilogAMS, Spice ? Synopsys – Timemill： Transistor level – StarSim： Transistor level – VCS + NanoSim： C, VHDL/Verilog, VerilogA, Spice ? Dolphin Integration – SMASH： ABCD, VHDL/Verilog, VHDL/VerilogAMS, Spice 2022/2/4 共 88頁 68 MixedSignal Simulator 的基本結(jié)構(gòu) ? 以模擬電路仿真器為核心 在處理數(shù)?；旌想娐窌r(shí)將數(shù)字部分等效為相應(yīng)的簡化的模擬電路、或采 用 解析函數(shù)來表示邏輯模塊的行為，然后對整個(gè)系統(tǒng)采用模擬電路的方法 進(jìn)行模擬。 缺點(diǎn)： 比邏輯模擬器還是慢很多。 2022/2/4 共 88頁 69 Creating Analog Block Create the schematic view of analog block, and create a symbol view for cell use 2022/2/4 共 88頁 70 Creating Digital Block 2022/2/4 共 88頁 71 Create digital block symbol Use AddPin//AddShape to create digital block symbol The pin name clkin and clkout must be the same as verilog text 2022/2/4 共 88頁 72 Creating a MixedSignal Schematic 2022/2/4 共 88頁 73 Create Config View for Simulation The mixedsignal simulation hierarchy is controlled by HierarchyEditor which must be defined with config view cell name is top circuit name for simulation view name will be set as config Use Create New File to create a new config view with HierarchyEditor 2022/2/4 共 88頁 74 Set New Configuration Use Template sample information spetreVerilog 1 2 3 3. Change the view name to schematic for simulation 4. Click OK 2022/2/4 共 88頁 75 Open the Schematic Version of Config View Open the schematic version of the config view of mix from the Library manager 2022/2/4 共 88頁 76 Set Block Partition 開啟 hierarchy editor 設(shè)定所使用的 cell view 顯示所使用的 cell view 及其顏色設(shè)定 Schematic editor 中 的 HierarchyEditor 及 MixedSignal 兩項(xiàng) Menu是由菜單 ToolsMixed Signal 2022/2/4 共 88頁 77 Set Block Partition(cont.) 2022/2/4 共 88頁 78 Check Block Partition Change analog a
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1