集成電路設(shè)計(jì)基礎(chǔ)ppt課件(參考版)
2025-01-20 09:42本頁(yè)面
【正文】 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 60 雙埋層雙阱 BiCMOS工藝器件結(jié)構(gòu)剖面圖 以雙極工藝為基礎(chǔ)的雙埋層雙阱 BiCMOS工藝的器件結(jié)構(gòu)剖面圖 PCP S U BN+N阱N+N+EBP阱N+N阱P+P+P+N+N+阱PP+外延層N M O SP M O S2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 61 預(yù)習(xí)下節(jié)課： ?第 5章 集成電路版圖設(shè)計(jì) 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 62 本小節(jié)結(jié)束 (1~62) ?謝謝 ! 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 63 。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 58 三種以 PN結(jié)隔離雙極型工藝為基礎(chǔ)的 P阱 BiCMOS器件結(jié)構(gòu)剖面圖 ： P M O SN+P+P+N+ S U BPP PN+N+N+P M O SGSDPNG SDN+N+N M O SP 阱N+P+P+P+N+＋－齊 納 二 極 管PP S U BPPN+B EV P N PN+PPPC ECBL P N PP+PN+C E BN P NN+N+GSDGSDN+P+P－N M O SP+N+N－PDSSGN+P+P－BCBEB J TV D M O SN+P+P－2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 59 以雙極工藝為基礎(chǔ)的雙阱 BiCMOS工藝 ?這種結(jié)構(gòu)的特點(diǎn)是采用 N＋ 及 P＋ 雙埋層雙阱結(jié)構(gòu) ，采用 薄外延層 來(lái)實(shí)現(xiàn)雙極器件的 高截止頻率 和 窄隔離寬度 。顯然，若以雙極工藝為基礎(chǔ)，對(duì)提高雙極型器件的性能是有利的。 其結(jié)構(gòu)如下圖 。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 55 N阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 它的缺點(diǎn) 是： NPN管的集電極串聯(lián)電阻還是太大 ， 影響雙極器件的驅(qū)動(dòng)能力 。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 50 標(biāo)準(zhǔn) P阱 CMOS工藝實(shí)現(xiàn)的 NPN晶體管的剖面結(jié)構(gòu)示意圖 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 51 標(biāo)準(zhǔn) P阱 CMOS 工藝結(jié)構(gòu)特點(diǎn) ? 這種結(jié)構(gòu)的缺點(diǎn)是： （ 1） 由于 NPN晶體管的基區(qū)在 P阱中 ， 所以基 區(qū)的厚度太大 ， 使得電流增益變小； （ 2） 集電極的串聯(lián)電阻很大 ， 影響器件性能； （ 3） NPN管和 PMOS管共襯底 ， 使得 NPN管只 能接固定電位 ， 從而限制了 NPN管的使用 。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 49 以 P阱 CMOS工藝為基礎(chǔ)的 BiCMOS工藝 ?以 P阱 CMOS工藝為基礎(chǔ)是指在標(biāo)準(zhǔn)的CMOS工藝流程中直接構(gòu)造雙極晶體管，或者通過(guò)添加少量的工藝步驟實(shí)現(xiàn)所需的雙極晶體管結(jié)構(gòu)。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 48 BiCMOS工藝分類(lèi) ? BiCMOS工藝技術(shù) 大致可以 分為兩類(lèi) ：分別是以 CMOS工藝為基礎(chǔ)的 BiCMOS工藝和以雙極工藝為基礎(chǔ)的 BiCMOS工藝。 ? 可見(jiàn)多晶硅的應(yīng)用實(shí)現(xiàn) “ 一箭三雕 ” 之功效。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 45 自對(duì)準(zhǔn)工藝 示意圖 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 46 自對(duì)準(zhǔn)工藝 ? 上圖中可見(jiàn)形成了圖形的 多晶硅條 用作離子注入工序 中的 掩模 ，用自己的 “ 身體 ” 擋住離子向柵極下結(jié)構(gòu)（氧化層和半導(dǎo)體）的注入，同時(shí)使離子對(duì)半導(dǎo)體的注入正好發(fā)生在它的 兩側(cè) ，從而實(shí)現(xiàn)了 自對(duì)準(zhǔn) 。在電路尺寸縮小時(shí)，這種有力的方法用得越來(lái)越多。 （ 13）淀積鋁，反刻鋁，形成鋁連線(xiàn)。 （ 11）硅片表面生長(zhǎng) SiO2薄膜。 （ 9） NMOS管光刻和注入硼，形成 N+版。 2022/2/13 《集成電路設(shè)計(jì)基礎(chǔ)》 43 雙阱 CMOS工藝主要步驟 （ 7） 場(chǎng)區(qū)氧化 ， 有源區(qū) Si3N4和 SiO2腐蝕 ， 柵 氧化 ， 溝道摻雜 （ 閾值電壓調(diào)節(jié)注入 ） 。 （ 5） 有源區(qū)襯底氧化 ， 生長(zhǎng) Si3N4， 有源區(qū)光刻 和腐蝕 ， 形成有源區(qū)版 。 （ 3） 去光刻膠 ， P阱擴(kuò)散并生長(zhǎng) SiO2。 2022/2/13 《
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