集成電路設(shè)計基礎(chǔ)ch(1)(參考版)
2025-01-10 01:54本頁面
【正文】 BiCMOS工藝下 NPN 晶體管的俯視圖 和剖面圖 A. 以 P阱 CMOS工藝為基礎(chǔ) 的 BiCMOS工藝 圖 P阱 CMOSNPN結(jié)構(gòu)剖面圖 ?缺點 : 基區(qū)厚度太 , 使得電流增益變小 B. 以 N阱 CMOS工藝為基礎(chǔ) 的 BiCMOS工藝 BCEN+N+P+P+P M O SP S U BN M O SN+N+PN阱N阱縱 向 N P N圖 N阱 CMOSNPN體硅襯底結(jié)構(gòu)剖面圖 ?優(yōu)缺點 : 基區(qū)厚度變薄 , 但是集電極串聯(lián)電阻還是很大 BCEP+P+P M O SN+PN阱N阱縱 向 N P N S U BP+N+N+N M O SP－e p iN+N+ B L N+ B L圖 N阱 CMOSNPN外延 襯底結(jié)構(gòu)剖面圖 改進： N阱下設(shè)置 N+隱埋層 , 并 P型外延襯底 , 目的 ：減小集電極串聯(lián)電阻，提高抗閂鎖性能 C. 以雙極性工藝為基礎(chǔ)的 BiCMOS工藝 P M O SN+P+P+N+ S U BPP PN+N+N+P M O SGSDPNG SDN+N+N M O SP 阱N+P+P+P+N+＋－齊 納 二 極 管PP S U BPPN+B EV P N PN+PPPC ECBL P N PP+PN+C E BN P NN+N+GSDGSDN+P+P－N M O SP+N+N－PDSSGN+P+P－BCBEB J TV D M O SN+P+P－圖 P阱 BiCMOS 橫向 縱向 外延 埋層 高壓 大電流 PCP S U BN+N阱N+N+EBP阱N+N阱P+P+P+N+N+阱PP+外延層N M O SP M O S 圖 以雙極工藝為基礎(chǔ)的雙埋層 雙阱 BiCMOS工藝的器件結(jié)構(gòu)剖面圖 掩埋層 掩埋層 改進 : 可提高 CMOS器件的性能 。 一般來說 ， 以 C M O S工藝為基礎(chǔ)的BiCMOS工藝對保證 CMOS器件的性能比較有利 ， 同樣以雙極工藝為基礎(chǔ)的 BiCMOS工藝對提高保證雙極器件的性能有利 。 ? CMOS工藝的標記特性 阱 /金屬層數(shù) /特征尺寸 1?Poly, P阱 CMOS工藝流程 圖 典型 1P2M n阱 CMOS工藝主要步驟 形成 n 阱區(qū)?確定 nM OS 和 pMOS 有源區(qū)?場和柵氧化 （ thin ox ）?形成多晶硅并刻蝕成圖案?p+ 擴散?n+ 擴散?刻蝕接觸孔?沉積第一金屬層并刻蝕成圖案?沉積第二金屬層并刻蝕成圖案?形成鈍化玻璃并刻蝕焊盤GSDGDSN+N+P+P+P+N M O SP M O SN S U BP 阱N+圖 P阱 CMOS芯片剖面示意圖 GSDGDSN
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