集成電路設(shè)計(jì)基礎(chǔ)ch(參考版)
2025-01-10 01:55本頁(yè)面
【正文】 。 ? 另一方面，擴(kuò)散區(qū)又延伸進(jìn)去了，兩邊合起來延伸了2?Ldiff，故溝道長(zhǎng)度僅僅是， L = Ldrawn?2?Lpoly?2?Ldiff 這 2?Ldiff是重疊區(qū) ， 也增加了結(jié)電容 。 Lfinal是加工完后的實(shí)際柵極長(zhǎng)度。 另外 ， 柵極長(zhǎng)度 L不等于原先版圖上所繪制的 Ldrawn， 也減小了 ， 如圖所示 。 由于 P+區(qū)是先做好的 ， 后來在高溫氧化時(shí) ， 這個(gè) P+區(qū)中的雜質(zhì)也擴(kuò)散了 ， 侵入到管子區(qū)域 ， 改變了襯底的濃度 Na， 影響了開啟電壓 。 當(dāng)器件尺寸還不是很小時(shí) ， 這個(gè) ?W影響不大；當(dāng)器件縮小后 ， 這個(gè) ?W是可觀的 ， 它影響了開啟電壓 。 Bird beak的形狀和大小與氧化工藝中的參數(shù)有關(guān) ， 但是有一點(diǎn)是肯定的 ， 器件尺寸 ， 有源區(qū)的邊沿更動(dòng)了 。 最后 ， 以這個(gè)斑區(qū)為掩膜生成氧化區(qū) 。 圖 場(chǎng)注入 L和 W的變化 (續(xù) ) 制造步驟：先用有源區(qū)的 mask， 在場(chǎng)區(qū)外生成一個(gè)氮化硅的斑區(qū) 。由于 P+是聯(lián)在襯底上的 ， 處于最低電位 ， 于是 ， 反向結(jié)隔離性能良好 ，漏電流大大減小 。 同時(shí) ， 這個(gè)注入?yún)^(qū)也用來控制表面的漏電流 。 ? ?FPSaSioxFPFBT UqNCVV ?????? 2212 ?另外 ， 人們又在氧化區(qū)的下面注入稱為場(chǎng)注入?yún)^(qū) （ field implant） 的P+ 區(qū) ， 如下圖所示 。 對(duì)于場(chǎng)區(qū) ，SiO2層很厚 ， Cox很小 ， 電容上的壓降很大 ， 使得這個(gè)場(chǎng)區(qū)的寄生 MOS管的開啟電壓遠(yuǎn)遠(yuǎn)大于電源電壓 ， 即 VTFVDD。 多晶硅或鋁線在場(chǎng)氧化區(qū)上面穿過 ， 會(huì)不會(huì)產(chǎn)生寄生 MOS管呢 ？ 不會(huì)的 。 在版圖中 ， 凡是沒有管子的地方 ， 一般都是場(chǎng)區(qū) 。 原因之一在于制造誤差 ， 如右圖所示；原因之二是 L、 W定義本身就不確切 ， 不符合實(shí)際情況 。 L和 W的變化 在一階理論的設(shè)計(jì)方法中 ， 總認(rèn)為 L、 W是同步縮減的 ， 是可以嚴(yán)格控制的 。 2) 當(dāng)管子尺寸很小時(shí) ， 這些小管子的邊緣相互靠在一起 ， 產(chǎn)生了非理想電場(chǎng) ， 也嚴(yán)重地影響了它們的特性 。 此時(shí)必須考慮二階效應(yīng) 。 Pa ram ete r 參數(shù) 變化因子 備注 Volt age 電壓 1/ ? Circ uit den sit y 電路密度 ?2 L ? ? W ? Dev ice c urre nt 器件電流 1/ ? Po w er 功率 1/ ?2 Ids? ? Vds? Cap acit ance 電容 1/ ? Dela y 溝道延遲 1/ ? Line res ista nce 連線電阻 ? Line cap acita nce 連線電容 1/ ? Line res pons e tim e 連線響應(yīng)時(shí)間 1 RL? ? CL? Fig ure of m erit ?0 優(yōu)值 ?2 ? 1/L2 Scalingdown的三種方案 (續(xù) ) MOSFET特征尺寸按 ?(?1)縮減的眾多優(yōu)點(diǎn)： ? 電路密度增加 ?2倍 ? ? VLSI, ULSI ?功耗降低 ?2倍 ? ? 器件時(shí)延降低 ?倍 ?器件速率提高 ?倍 ? 線路上的延遲不變 ?優(yōu)值增加 ?2倍 這就是為什么人們把 MOS工藝的特征尺寸做得一小再小，使得 MOS電路規(guī)模越來越大， MOS電路速率越來越高的重要原因。 MOSFET的動(dòng)態(tài)特性和尺寸縮小的影響 MOSFET 的速度可以用單級(jí)非門 (反相器 )的時(shí)延 ?D來表征 Scalingdown( L?,W?, tox?, VDD?) 對(duì) MOSFET 速度的影響： (L?， W?， tox?)?Ids? ??D 基本不變 , 但是 VDD? 結(jié)論： 器件尺寸連同 VDD同步縮小，器件的速度提高。 (兩項(xiàng)措施都是工藝方面的問題 ) MOSFET的跨導(dǎo) gm和輸出電導(dǎo) gds 根據(jù) MOSFET的跨導(dǎo) gm的定義為 ： MOSFET IV特性求得 ： MOSFET的優(yōu)值 : L???0?? co n s t an tgsdsmds ??VVIg??? ?Tgsoxm VVLWtg ????)( Tgs2gm0 VVLCg ??? ?? MOSFET的動(dòng)態(tài)特性和尺寸縮小的影響 MOSFET電路等效于一個(gè)含有受控源 Ids的 RC網(wǎng)絡(luò)。 降低 VT的措施： 1) 降低襯底中的雜質(zhì)濃度 ， 采用高電阻率的襯底 。 解決方案：減小 L的同時(shí)降低電源電壓 VDD。 MOSFET的噪聲 (續(xù) ) MOSFET尺寸按比例縮小 (Scalingdown) MOSFET尺寸縮小對(duì)器件性能的影響 ? MOSFET特性： ? 非飽和區(qū) ? ? 飽和區(qū) ? ? ?????? ??? 2dsdsTgsoxds 21 VVVVLWtI??? ? 2Tgsoxds 2 VVLWtI ?? ??結(jié)論 1： L ? ? Ids ? tox? ? Ids ? L? + tox? ? Ids ? ? 減小 L和 tox引起 MOSFET的電流控制能力提高 結(jié)論 2： W? ? Ids? ? P? 減小 W引起 MOSFET的電流控制能力和輸出功率減小 結(jié)論 3： ( L? + tox?+W?)?Ids=C ? AMOS?
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