cmos集成電路設(shè)計(jì)基礎(chǔ)-數(shù)字集成電路基礎(chǔ)(參考版)
2025-07-18 18:10本頁面
【正文】 因此有 tr =(RP1+RP3)CL= 2RP1CL tf =(RN1+RN2)CL= 2RN1CL 。 CL充電時(shí)， S S6導(dǎo)通一個(gè)， S S4導(dǎo)通一個(gè)。 根據(jù) PMOS邏輯 “ 或串與并 ”的規(guī)律構(gòu)成 PMOS邏輯塊電路 (3) 將 NMOS邏輯塊與 PMOS邏輯塊連接， 接上電源和地， 構(gòu)成完整的邏輯電路 A BC DUDDA CB DCDABF ??A B C DCDABF ??UDDRP1S5RP2S6RP4S3RP3S4RN1RN3RN2RN4S1S2CLUo( t )2. RC模型及管子尺寸設(shè)計(jì) RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4。 ABUDDBAF ??G N D( a ) ( b )RN1S1RN2S2Uo( t )CLUDDRP1RP2S3(a) 電路； (b) RC模型 2. 邏輯功能 F=A+B 3. tr、 tf tr=(RP1+RP2)CL= 2RP1CL LNfLNfCRtCRt112?????(雙管導(dǎo)通 ) (單管導(dǎo)通， 最壞情況 ) ABABCDCDCDABCMOS與或非門和或與非門設(shè)計(jì) CMOS F=!(AＢ +CD) 1. 電路 (1) NMOS邏輯塊電路的設(shè)計(jì)。 兩個(gè) NMOS管串聯(lián)， 只要其中的一個(gè)不導(dǎo)通， 則兩個(gè) NMOS管都不導(dǎo)通， 因此用一個(gè)通斷開關(guān) S3表示即可。 BAVP2VP1VN2VN1UDDABF ?G N D2. 邏輯功能 該電路的邏輯功能如表 所示， 可以完成“與非”運(yùn)算。 （四）輸入阻抗大，輸出阻抗可設(shè)計(jì)得較小 （導(dǎo)通電阻與管子兩端的電壓有關(guān)，典型值為 kΩ ） 優(yōu)化反相器的速度 DDnLavs w i ngLpH L VkCI/2VCt ??（ 1）使電容（負(fù)載電容、自載電容、連線電容）較小 漏端擴(kuò)散區(qū)的面積應(yīng)盡可能小 輸入電容要考慮： （ 1） Cgs 隨柵壓而變化（ 2）密勒效應(yīng)（ 3）自舉效應(yīng) （ 2）使晶體管的等效導(dǎo)通電阻（輸出電阻）較?。? 加大晶體管的尺寸（驅(qū)動(dòng)能力） 但這同時(shí)加大自載電容和負(fù)載電容（下一級(jí)晶體管的輸入電容） NMOS和 PMOS尺寸比值 β = Wp/Wn對(duì)反相器延時(shí)的影響 （ 3）提高電源電壓 提高電源電壓可以降低延時(shí)，即可用功耗換取性能。 但 VM 值對(duì)于器件尺寸較不敏感 改變 VM 可以改善電路的可靠性 P管和 N管的寬長比（ W/L) 的比值不同時(shí)， VM的值不同 （ 2）電源電壓 過低的電源電壓（ ） 使 VTC 明顯變差 降低電源電壓， 使 VTC 特性改善 降低電源電壓將增加延時(shí) 電源電壓較低時(shí)， VTC 對(duì)器件參數(shù)的變化較為敏感 降低電源電壓雖降低系統(tǒng)內(nèi)部噪聲（如串?dāng)_），但外部噪聲不改善。 工業(yè)設(shè)計(jì)中使 P管的尺寸為 N管的 2倍可以節(jié)省面積，器件的二次效應(yīng)（例如溝長調(diào)制和速度飽和）使這一比例更為合理。 所有扇出門的輸入電容并聯(lián)作為驅(qū)動(dòng)門的負(fù)載電容 CL， 故CL增大了， 門的延遲時(shí)間也將增大， 而且互連線的影響也變大， 其延遲時(shí)間可近似為 tdF≈(m+F0)td1 式中： m——由互連線增多而帶來的影響； F0——由扇出門帶來的影響； td1—— 單個(gè)門的延遲時(shí)間 (F0=1時(shí) )。 連線產(chǎn)生的延遲近似為 22r Clt dl ?式中： r—單位長度連線電阻； C—連線分布電容； l— 連線長度。 經(jīng)過兩級(jí)反相器的延遲時(shí)間為 2frdttt ???連線延遲 在版圖設(shè)計(jì)中， 往往用金屬和多晶硅做互連線， 而擴(kuò)散層電容較大， 除短線外， 一般不宜做信號(hào)連線。 暫令 RL=0, 則 CL充放電電路如圖所示。 tf: 輸出電壓 Uo從 。 如果反相器級(jí)聯(lián)， 那么CL代表下一級(jí)反相器的輸入柵電容。 22 )(2)(2 T H PDDPoxpT H NDDNoxnDM UULWCUULWCI ???????????????? ??總的反相器功耗 PD=PD1+PD2 由以上分析可得結(jié)論： 要降低功耗， 必須要按比例減小管子的尺寸 (CL減小 )， 特別是減小供電電壓 UDD。 因此， 在 t1～ t2， t3～ t4時(shí)間段內(nèi)， NMOS管和 PMOS管同時(shí)導(dǎo)通， iDN=iDP≠0, UDSN、 UDSP 也不為 0， 產(chǎn)生瞬態(tài)功耗 PD2， 該電流貫穿 NMOS管和
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