數字集成電路報告(參考版)
2025-08-07 01:36本頁面
【正文】 7）選擇DesignCompile Design 進行編譯
編譯完成，查看綜合后電路圖8）選擇TimingReport Timing Path ，報告時序信息9）DesignReport Area ，報告面積信息10）FileSave as –
階段三、布局布線（Placeamp。6）選擇AttributesOptimization Constraints–Design Constraints，
進行綜合過程的條件約束設置。
symbol庫為指定的符號庫，定義了單元電路顯示的Schematic的庫。
verilog源文件和foundry提供的庫文件
verilog源文件步驟1中的四位2進制計數器。當進行功能仿真時Simulation Mode選擇Functional，并點擊右側按鈕生成功能仿真網表；時序仿真Simulation Mode選擇Timing。系統開始仿真。1在波形文件中點擊鼠標右鍵，選擇Insert Node or Bus，在彈出的對話框中點擊Node Finder，在新彈出的對話框中的Filter中選擇Pins:all
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