數(shù)字集成電路報告(完整版)
【正文】 功能仿真網表；時序仿真Simulation Mode選擇Timing。7）選擇DesignCompile Design 進行編譯
編譯完成，查看綜合后電路圖8）選擇TimingReport Timing Path ，報告時序信息9）DesignReport Area ，報告面積信息10）FileSave as –
階段三、布局布線（Placeamp。
verilog源文件和foundry提供的庫文件
verilog源文件步驟1中的四位2進制計數(shù)器。1編譯通過后，選擇FileNew，在彈出的對話框中選擇Vector Waveform File，并點擊OK，建立一個波形文件。按照設計要求，在新建的HDL文件中編寫程序。 在Introduction中點擊next。 選擇FileNew Project Wizard，新建一個工程。點擊FileNew，新建一個HDL文件。endendmodule如圖：1代碼書寫結束后，選擇ProcessingStart Compilation對編寫的代碼進行編譯，直到編譯通過。
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