數(shù)字集成電路設計實驗報告綜述(參考版)
2024-08-01 11:17本頁面
【正文】 。以及學習雙穩(wěn)態(tài)電路，并對其進行功能驗證?？偸禽敵霾紶柡瘮?shù)值（除非在開關的瞬間）。TSPC電路避免了兩相時鐘信號的偏移問題，簡化了電路和時鐘信號；采用靜態(tài)互補電路的實現(xiàn)方式，其對電路的性能具有以下特性： 1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對尺寸無關；3）輸入阻抗高，輸出阻抗低，且沒有靜態(tài)功耗；4）傳輸延遲是負載電容和晶體管寄生電阻的函數(shù)。所以我們所繪制的電路圖實現(xiàn)了雙穩(wěn)態(tài)電路的邏輯功能。 雙穩(wěn)態(tài)電路的實現(xiàn)電路圖：Spice文件。電路圖：Spice文件：仿真曲線：分析：通過上圖，我們可以得到：當CLK為高電平的時候，輸入也為高電平時，輸出也為高電平，當輸入為低電平的時候，輸出也為低電平。通過上圖以及理論知識的分析，我們可以得到我們所繪制電路實現(xiàn)了鎖存器的邏輯功能。分析TSPC、靜態(tài)以及動態(tài)不同實現(xiàn)方式對電路性能的影響。將兩個反相器首尾相連，并在兩個連線上引出輸入及輸出端口，構(gòu)成雙穩(wěn)電路。脈沖信號設置命令“v4 D Gnd pulse( 10n 10n 10n 100n 200n)”中第一個10n即為初始延遲。3. 實驗步驟：繪制正鎖存器電路圖：正鎖存器瞬時分析通過改變輸入數(shù)據(jù)端得初始延遲initial delay, 改變數(shù)據(jù)變化沿和時鐘有效信號之間的距離，分析時序電路的建立時間和保持時間。實驗五、時序電路設計1. 實驗目的：熟悉時序電路設計方法； 掌握時序測試方法；了解不同實現(xiàn)方式對時序電路性能的影響 。之后我們繪制兩級級聯(lián)電路，對比在加入反相器和不加反相器時，二者的區(qū)別。同時對其進行瞬時分析和時間分析，得到上升時間、下降時間、以及門延遲。扇入n需要2n晶體管（其中一半為P管）2） 動態(tài)電路依賴高阻節(jié)點電容暫存信號電荷；結(jié)構(gòu)簡單，寄生小，速度快，易受噪聲影響；扇入n需要n+2晶體管（其中n+1個N管和一個為P管）5. 實驗結(jié)論 通過本次實驗，我們實現(xiàn)了動態(tài)組合電路——與非門邏輯電路。采用動態(tài)的實現(xiàn)方式，相比靜態(tài)實現(xiàn)方式，其對電路性能影響具有以下特點：1） 任何時候，通過低阻通路，輸出連在VDD或VSS（除非在開關的瞬間）；任何時候。 TPLH=。 上升時間rise time 。 TPLH=。 上升時間rise time 。改進方法：在電路中加入一個維持管。，有的時間并沒有達到5v電壓的原因，應如何對電路進行改進。當然對于第一種的數(shù)據(jù)結(jié)果，我們還是表示懷疑。 TPLH=。 上升時間rise time 。 TPLH=。 上升時間rise time 。 TPLH=。 上升時間rise time 。 TPLH=。 上升時間rise time 。 分析靜態(tài)以及動態(tài)不同實現(xiàn)方式對電路性能的影響。 將動態(tài)電路直接級聯(lián)，并對其進行瞬態(tài)分析，分析仿真結(jié)果。觀察晶體管大小改變后對延遲的影響。2. 實驗內(nèi)容： 自行選擇一個動態(tài)邏輯表達式，例如； 繪制動態(tài)方式邏輯電路圖，并進行瞬時分析； 將動態(tài)電路直接級聯(lián)，進行瞬時分析； 在兩級動態(tài)動態(tài)邏輯之間插入反相器，進行瞬時分析； 觀察靜動態(tài)不同實現(xiàn)方式對電路性能的影響；3. 實驗步驟： 1繪制與非門電路圖 ： 1）加入測試上升時間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計算與非門的門延遲tp。而且我們改變電源電壓的大小，來觀察對VTC曲線的影響。5. 實驗結(jié)論通過本次實驗，我們繪制與非門的邏輯門電路，同時對其進行瞬時分析和時間分析。 修改電源電壓vvdd的電壓值，查看電源電壓改變對VTC曲線的影響=1v 修改電源電壓vvdd =10分析：通過對比上圖，我們發(fā)現(xiàn)，雖然改變了電源電壓的vvdd的電壓，但是仍具有與非門的邏輯功能，但是我們發(fā)現(xiàn)曲線的頂端會失
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