【文章內(nèi)容簡(jiǎn)介】 計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 FPLD，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列 FPGA 和復(fù)雜可編程邏輯器件 CPLD。 FPGA/CPLD, DSP 和 CPU 被稱為未來(lái)數(shù)字電路系統(tǒng)的 3 塊基石，也是目前硬件設(shè)計(jì)研究的熱點(diǎn)。與傳統(tǒng)電路設(shè)計(jì)方法相比， FPGA 具有功能強(qiáng)大、開發(fā)過(guò) 程投資少、周期短、可反復(fù)編程修改、保密性能好、 開發(fā)工具智能化等特點(diǎn)，特別是隨著電子工藝的不斷改進(jìn)，低成本 FPGA 器件推陳出新。另一方面集成電路技術(shù)仍然按照摩爾 定 律飛速發(fā)展，最新的工藝水平也由 90 納米有條不紊地發(fā)展到了 65 納米，但是一般的 ASIC 的 流片生產(chǎn) 的增長(zhǎng)速度更是驚人。而且現(xiàn)代市場(chǎng)商機(jī)瞬息萬(wàn)變、稍縱即逝，商家希望設(shè)計(jì)的產(chǎn)品在最短的時(shí)間里投入市場(chǎng)中， ASIC 開發(fā)周期顯得比較長(zhǎng)。這一切促使 FPGA 成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。 FPGA 的基本特點(diǎn)主要有 : 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要經(jīng)過(guò)流 片生產(chǎn)，就能得到可用的芯片。 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 內(nèi)部有豐富的組合邏輯、觸發(fā)器和 I/O 引腳。 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS, TTL 電平兼容。 本科畢業(yè)設(shè)計(jì)論文 17 3． 2 FPGA 的基本結(jié)構(gòu) 現(xiàn)場(chǎng)可編程門陣列 (FPGA)器件是 Xilinx 公司 1985 年首家推出的，它是一種新型的高密度 PLD。 FPGA 內(nèi)部由許多獨(dú)立的可編程邏輯模塊 (CLB)組成，邏輯塊之間可以靈活地 相互連接。 FPGA 的結(jié)構(gòu)一般分為三部分 :可編程邏輯塊、可編程 I/O模塊和可編程內(nèi)部連線。結(jié)構(gòu)示意圖 31 如下 : C L BC L B C L BC L BC L BC L BC L B C L BC L B可 編 程 邏 輯 模 塊可 編 程 I / O 模 塊可 編 程 互 連 資 源可 編 程 開 關(guān) 矩 陣 圖 31 FPGA 結(jié)構(gòu)圖 CLB 模塊 CLB 是 FPGA 的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元， CLB 主要是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 CLB 的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可以配置成 RAM 等復(fù)雜的形式，配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲圖上，基于 SRAM 的 FPGA 器件工作前需要從芯片外部加載配置數(shù)據(jù)。配 置數(shù)據(jù)可以存儲(chǔ)在片外的 EPROM 或計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即現(xiàn)場(chǎng)可編程。 I/O 模塊 IOB IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接，通常排列在芯片的四周。主 本科畢業(yè)設(shè)計(jì)論文 18 要是由觸發(fā)器、輸入緩沖器、輸出觸發(fā)器和輸出緩沖器組成，每個(gè) IOB 控制一個(gè)引腳，可被配置為輸入、輸出或雙向 I/O 功能。 可編程互連資源 IR 可編程互連資源包括各種長(zhǎng)度的金屬連線線段和一些可編程開關(guān)，它們將各個(gè)CLB 之間和 CLB 與 IOB 之間互相連接起來(lái)，構(gòu)成各種復(fù)雜功能的系統(tǒng)。 FPGA 的發(fā)展非常迅速，形成 了各種不同的結(jié)構(gòu)。按邏輯功能塊的大小分類，F(xiàn)PGA 可分為細(xì)粒度 FPGA 和粗粒度 FPGA。細(xì)粒度 FPGA 的邏輯功能塊較小，資源可以充分利用，但連線和開關(guān)多，速度慢 :粗粒度 FPGA 的邏輯功能塊規(guī)模大，功能強(qiáng)，但資源不能充分利用。從邏輯功能塊的結(jié)構(gòu)上分類，可分為查表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級(jí)與非門結(jié)構(gòu)。根據(jù) FPGA 內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型FPGA 和連續(xù)互連型 FPGA 兩類。分段互連型 FPGA 中具有各種不同長(zhǎng)度的金屬線，各金屬線段之間通過(guò)開關(guān)矩陣或反熔絲編程連接，走線靈活方便，但是無(wú)法預(yù)測(cè)走線延時(shí) ； 連續(xù)互連 型 FPGA 是利用相同長(zhǎng)度的金屬線，連接與距離遠(yuǎn)近無(wú)關(guān)，布線延時(shí)是固定的和可預(yù)測(cè)的。 3． 3 FPGA 設(shè)計(jì)流程 FPGA 設(shè)計(jì)大都采用至上而下的設(shè)計(jì)方法，即從系統(tǒng)整體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 原 理 圖 / H D L 文 本編 譯綜 合F P G A 下 載時(shí) 序 與 功 能 門 級(jí)仿 真F P G A 適 配F P G A 器 件 和 電 路系 統(tǒng)邏 輯 綜 合 器結(jié) 構(gòu) 綜 合 器1 、 i s p 方 式 下 載 2 、 J T A G 方 式 下 載3 、 O T P 器 件 編 程4 、 針 對(duì) S R A M 結(jié) 構(gòu)的 配 置1 、 時(shí) 序 仿 真2 、 功 能 仿 真 圖 32 基于 EDA軟件的 FPGA設(shè)計(jì)流程圖 本科畢業(yè)設(shè)計(jì)論文 19 整個(gè)設(shè)計(jì)流程如下所示，包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、時(shí)序仿真、布局布線、綜合、綜合后仿真、編程下載等。圖 32 是基于 EDA 軟件的 FPGA 設(shè)計(jì)流程圖，對(duì)于目前流行的 EDA 工具軟件，圖 32 的設(shè)計(jì)流程具有一般性。 以下分別介紹開發(fā)設(shè)計(jì)中各流程的主要功能及其常用的 EDA 軟件。 設(shè)計(jì)準(zhǔn)備 在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本及連線的可布性進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 設(shè)計(jì)輸入 常用的輸入方式有三種 :原理圖輸入方式、硬件描述語(yǔ)言輸入方式、波形輸入方式。 ① 原理圖輸入方式 原理圖輸入方式是最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫(kù)中調(diào)出來(lái)， 畫出原理圖，這樣比較符合人們的習(xí)慣。這種方式需要設(shè)計(jì)人員具有豐富的電路知識(shí)以及對(duì) FPGA 的結(jié)構(gòu)比較了解。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整 ； 缺點(diǎn)是效率低，特別是產(chǎn)品有所改動(dòng)，需要選用另外一種器件時(shí)，就需要重新輸入原理圖，而硬件描述語(yǔ)言則不存在這個(gè)問(wèn)題。 ② 硬件描述語(yǔ)言輸入方式 硬件描述語(yǔ)言 HDL 的發(fā)展至今已有 20 多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段 :建模、仿真、驗(yàn)證和綜合等。到 20 世紀(jì) 80 年代，己出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自 面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。 20 世紀(jì) 80 年代后期，VHDL 和 Verilog HDL 語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 關(guān)于這兩種語(yǔ)言在下面將進(jìn)行詳細(xì)討論。 ③ 波形輸入方式 波形輸入方式主要用來(lái)建立和編輯波形設(shè)計(jì)文件，以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。系統(tǒng)軟件可以根 本科畢業(yè)設(shè)計(jì)論文 20 據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。 功能仿真 功能仿真也叫前仿真。用戶所設(shè) 計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)信息，對(duì)于初步的功能檢測(cè)非常方便。仿真前要先利用波形編輯器和硬件描述語(yǔ)言等建立波形文件和測(cè)試向量，仿真結(jié)果會(huì)生成報(bào)告文件和輸出波形信號(hào)，從中便可以觀察到各個(gè)接點(diǎn)的信號(hào)變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。 設(shè)計(jì)處理 設(shè)計(jì)處理是 FPGA 設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。 語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查 設(shè)計(jì)輸入完成后，首先要進(jìn)行語(yǔ)法檢查，如原理圖中有無(wú)漏連信號(hào) 線，信號(hào)有無(wú)雙重來(lái)源，文本輸入文件中關(guān)鍵字有無(wú)輸錯(cuò)等各種語(yǔ)法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息報(bào)告供設(shè)計(jì)人員修改，然后進(jìn)行設(shè)計(jì)規(guī)則檢查，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制，并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)人員糾正。 邏輯優(yōu)化和綜合 化簡(jiǎn)所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將許多模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。 適配和分割 確立優(yōu)化以后的邏輯能否與器件中的宏單元和 I/O 單元適配，然后將設(shè)計(jì) 分割為多個(gè)便于識(shí)別的邏輯小塊形式映射到器件相應(yīng)的宏單元中 。如果整個(gè)設(shè)計(jì)較大，不能裝入一個(gè)器件時(shí)，可以將整個(gè)設(shè)計(jì)劃分 (分割 )成多塊，并裝入同一系列的多片器件中去。分割可全自動(dòng)、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。 布局和布線 布局和布線工作是在上面的設(shè)計(jì)工作完成后由軟件自動(dòng)完成的，它以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 本科畢業(yè)設(shè)計(jì)論文 21 時(shí)序仿真 時(shí)序仿真又稱后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè) 計(jì)處理以后，對(duì)系統(tǒng)的各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常必要的。實(shí)際上這也是與實(shí)際器件工作情況基本相同的仿真。 器件編程測(cè)試 時(shí)序仿真完成后，軟件就可以產(chǎn)生供器件編程使用的數(shù)據(jù)文件。對(duì)于 FPGA 來(lái)說(shuō)，就是產(chǎn)生位數(shù)據(jù)流文件 (Bitstream Generation )，然后將編程數(shù)據(jù)寫到對(duì)應(yīng)的具體可編程器件中去。 器件在編程完畢后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行校驗(yàn)、加密等工作，對(duì)于支持 JTEG 技術(shù)具有邊界掃描測(cè)試 BST ( BandaryScan Testing)能力和在線 編程能力的器件來(lái)說(shuō)，測(cè)試起來(lái)就更加方便。 3． 4 VHDL 與 Verilog HDL 硬件描述語(yǔ)言（ HDL）是一種用文本形式來(lái)描述和設(shè)計(jì)電路的語(yǔ)言。經(jīng)過(guò)長(zhǎng)時(shí)間的發(fā)展， HDL 語(yǔ)言發(fā)展為 VHDL 與 Verilog HDL 兩種語(yǔ)言。 VHDL（ Very High Speed Integration Circuit HDL）超高速集成電路硬件描述語(yǔ)言是 1985 年在美國(guó)國(guó)防部的支持下推出的一種標(biāo)準(zhǔn)化程度較高的語(yǔ)言， VHDL 語(yǔ)言是一種全方位的語(yǔ)言，包括從系統(tǒng)到電路的所有設(shè)計(jì)層次， 支持自上而下和基于庫(kù)的設(shè)計(jì)方法，而且還支持同步電路、異步電路、 FPGA 以及其它隨機(jī)電路的設(shè)計(jì)。其范圍之廣是其它 HDL 語(yǔ)言所不能比擬的。 VHDL 語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)級(jí)的數(shù)學(xué)模型直到門級(jí)電路。另外高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用。 VHDL 語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述，這是其最突出的一個(gè)優(yōu)點(diǎn)。 在用 VHDL 語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入與工藝有關(guān)的信息，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性 。VHDL 語(yǔ)言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì) 。具有很強(qiáng)的邏輯描述 和仿真功能，而且輸入效率高，在不 本科畢業(yè)設(shè)計(jì)論文 22 同的設(shè)計(jì)輸入庫(kù)之間的轉(zhuǎn)換非常方便，且不用對(duì)低層電路的結(jié)構(gòu)非常熟悉。 Verilog HDL 語(yǔ)言是 1983 年由 GDA 公司的 Phil Moorby 首創(chuàng)的 ，至今已有 20多年的應(yīng)用歷史，因而擁有廣泛的用戶群體，其設(shè)計(jì)資源也比 VHDL 豐富。 Verilog HDL 語(yǔ)言是在 C 語(yǔ)言的基礎(chǔ)上發(fā)展而來(lái)的。從語(yǔ)法結(jié)構(gòu)上看， Verilog HDL 語(yǔ)言和C 語(yǔ)言有許多相之處，繼承和借鑒了 C 語(yǔ)言的很多語(yǔ)法結(jié)構(gòu)。由于這種語(yǔ)言具有簡(jiǎn)潔、高效、易用、功能強(qiáng)等特點(diǎn)，因此逐漸為眾多設(shè)計(jì)者接受和喜愛(ài)。 Verilog HDL 既能進(jìn)行面向綜合的電路設(shè)計(jì)，又可用于電路的模擬仿真。支持在多個(gè)層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳輸級(jí)到行為級(jí)等。擁有靈活多樣的電路描述風(fēng)格，可進(jìn)行行為描述，也可進(jìn)行結(jié)構(gòu)描述或數(shù)據(jù)流描述 ，同時(shí)支持混合建模，在一個(gè)設(shè)計(jì)中各個(gè)模塊可以在不同的設(shè)計(jì)層次上建模和描述。 Verilog HDL 語(yǔ)言易學(xué)易用，可以使設(shè)計(jì)者更快更好地掌握并用于電路設(shè)計(jì)。Verilog HDL 語(yǔ)言功能強(qiáng)，可滿足各個(gè)層次設(shè)計(jì)人員的需要。正是以上優(yōu)點(diǎn)，使得它 廣泛流行。在 ASIC 設(shè)計(jì)領(lǐng)域， Verilog HDL 語(yǔ)言一直就是 事實(shí)上的標(biāo)準(zhǔn)。 本次設(shè)計(jì)將采用 Verilog HDL 語(yǔ)言來(lái)進(jìn)行描述。 3． 5 FPGA 設(shè)計(jì)原則 FPGA 設(shè)計(jì)的一個(gè)重要指導(dǎo)原則 ： 面積和速度的平衡與互換，這個(gè)原則在后邊的濾波器設(shè)計(jì)中有大量的驗(yàn)證體現(xiàn)。 這里 “面積 ”指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用所消耗的觸發(fā)器 (FF)和查找表 (LUT)來(lái)衡量，更一般的衡量方式可以用設(shè)計(jì)所占用的等價(jià)邏輯門數(shù)來(lái)衡量。 “速度 ”指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況決定，和設(shè)計(jì)滿足的時(shí)鐘周期， PADto PAD Time, Clock Setup Time, Clock Hold Time, ClocktoOutput Delay 等眾多時(shí)序特征量密切相關(guān)。面積 (area)和速度 (speed)這兩個(gè)指標(biāo)貫穿著 FPGA 設(shè)計(jì)的始終，是設(shè)計(jì)質(zhì)量評(píng)價(jià)的終極