基于fpga的串口通信(編輯修改稿)
2025-07-15 14:12 本頁面
【文章內(nèi)容簡介】 分隔位。 UART基本結(jié)構(gòu)UART主要由UART內(nèi)核、信號檢測器、移位寄存器、波特率發(fā)生器和計數(shù)器組成，如圖2所示。 圖2 UART功能模塊從異步接收輸入信號RXD接收到的異步信號通過接收器完成串行／并行的轉(zhuǎn)換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進行并行／串行轉(zhuǎn)換，從TXD發(fā)送出去。 UART數(shù)據(jù)幀格式基本的UART通信只需要兩條信號線（RXD,TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點是：在信號線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來區(qū)分。在發(fā)送器空閑時，數(shù)據(jù)線應(yīng)保持在邏輯高電平狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。數(shù)據(jù)位一般為8位一個字節(jié)的數(shù)（也有6位7位的情況），低位（LSB）在前，高位（MSB）在后。校驗位一般用來判斷接收的數(shù)據(jù)位有無錯誤，一般是奇偶校驗。停止位在最后，用以標(biāo)志UART一個字符傳送的結(jié)束，它對應(yīng)于邏輯1狀態(tài)，UART數(shù)據(jù)幀格式如圖3所示。 圖3 UART數(shù)據(jù)幀格式一幀異步通信傳輸經(jīng)歷的步驟為：無傳輸：發(fā)送器處于空閑狀態(tài)，數(shù)據(jù)線保持“1”狀態(tài)。起始傳輸：發(fā)送器發(fā)出一個 “0”表示傳輸字符開始。而同時，接收方收到空號后，開始與發(fā)送方同步，并期望收到隨后的數(shù)據(jù)。數(shù)據(jù)傳輸：傳輸8位數(shù)據(jù)D0D7。低位到高位傳輸。奇偶傳輸：在使用中，校驗位常常取消。停止傳輸：一個字符數(shù)據(jù)的結(jié)束標(biāo)志?？梢允?位、2位的高電平“1”。 開發(fā)平臺 軟件平臺軟件設(shè)計工具采用Quartus II。Quartus II是Altera公司推出的CPLD/FPGA集成化開發(fā)軟件，可以完成設(shè)計輸入、邏輯綜合、布局與布線、仿真、時序分析、硬件配置完整的PLD設(shè)計流程。QuartusⅡ提供了多種設(shè)計輸入方式、快速的編譯和直接易懂的器件編程。具有友好的用戶界面， 快速的綜合速度和更優(yōu)化的綜合和適配功能。Quartus II自帶宏功能模塊庫，大大減輕了用戶的工作量，加快設(shè)計速度。Quartus II 內(nèi)置仿真器可以在工程中仿真任何設(shè)計。可進行功能仿真、時序仿真來檢驗設(shè)計的邏輯功能和計算設(shè)計的內(nèi)部定時是否符合設(shè)計。仿真器可以仿真整個設(shè)計，或仿真設(shè)計的任何部分。支持可編程系統(tǒng)（SOPC）和大規(guī)模FPGA設(shè)計開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。該軟件支持Altera公司的Stratix Ⅱ、Stratix GX、Stratix、MAX3000A、MAX 7000
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