【文章內(nèi)容簡介】 發(fā)器件，是一個半雙工的通信收發(fā)器件，包含一個驅(qū)動器和一個接收器。這些器件具有失效保護(hù)電路，當(dāng)接收器輸入開路或短路，從而保證接收器輸出邏輯高。意思就是如果所有終止總線發(fā)送器都禁用，那么接收器輸出將會是邏輯高“1”。MAX3088的驅(qū)動器的擺率是沒有限制的，使傳輸速度高達(dá)10Mbps的可能。所有的驅(qū)動器有一個1 / 8unitload達(dá)的輸入阻抗，在總線上最多允許有256個這樣的收發(fā)器。MAX3088的靜態(tài)電流為375181。A，引腳數(shù)為8個。 ２、FPGA器件接口設(shè)計(jì)對于CPU端的外圍器件的選擇，采用的是CS片選信號，它用來區(qū)別總線上的數(shù)據(jù)和地址由哪個芯片處理，一般是在劃分地址空間時，由邏輯電路產(chǎn)生的，一般開路輸入管腳呈現(xiàn)為高電平，因此片選信號絕大多數(shù)情況下是一個低電平。由于LPC3250片選信號有限，因此采用EMC_nCS3片選線掛兩個外圍器件的方式，分別外接的是485和CAN，并根據(jù)不同的地址總線分別基地址。因此，選用74HC00器件作為片選信號邏輯運(yùn)算器件。74HC00為四組獨(dú)立的2輸入端與非門（正邏輯），： 74HC00邏輯圖（雙列直插封裝）其中A1—A4和B1—B4為輸入端，，YI—Y4為輸出端，Vcc電源電壓為7V。其布爾運(yùn)算為： 或者： 74HC00真值表其片選連接方法如下圖所示： LPC3250片選信號由圖可知片選信號EMC_nCS3第12號和第13號接口分別輸入低電平通過該邏輯運(yùn)算器后從11號輸出高電平，并且作為4號接口輸入高電平，而5號接口輸入的是高電平那么6好接口輸出低電平輸出，也就是說CAN_nCS片選信號是低電平；1號接口輸入的是高電平和2號接口輸入高電平，那么3號接口輸出的是低電平，所以E485_nCS片選信號為低電平。SN74LVCC3245是一個擁有兩個獨(dú)立供電電源軌的8位正邏輯總線收發(fā)器。B口是被用來追蹤VccB的，其接收電壓范圍在3V～，而A口則是被設(shè)計(jì)來追蹤VccA的，～。SN74LVCC3245是應(yīng)用于數(shù)字總線之間的異步通訊，這個設(shè)備的數(shù)據(jù)傳遞從A總線到B總線或者是從B總線到A總線的傳遞方向取決于方向控制引腳DIR上的邏輯電平。輸出允許引腳OE可以被用來禁用某些器件，這樣可以對總線有效隔離。SN74LVCC3245的工作環(huán)境溫度為40176。C～85176。C。SN74LVCC3245雙向電平轉(zhuǎn)換器有下列的特點(diǎn)：（1）雙向電壓轉(zhuǎn)換；（2）。(3)控制輸入信號VIH/VIL邏輯電平參數(shù)VCCA的電壓；LatchUp性能超過250mA。： SN74LVCC3245數(shù)據(jù)傳遞方向功能表由上表可知當(dāng)OE和DIR都為低電平時，其中OE和DIR都是由VCCA供電。數(shù)據(jù)是由B口傳向A口；當(dāng)OE為低電平和DIR為高電平時，數(shù)據(jù)是由A口傳向B口；當(dāng)OE為高電平時，器件將與外部總線隔離。485端的總線與CPU端總線連接如下圖所示： 485端的總線與CPU端總線連接，E485_nCS的輸入信號是低電平，數(shù)據(jù)就是從B總線傳向A總線。FPGA器件采用的是Altera公司的CycloneⅡ系列的EP2C5Q208C8N,該芯片包含一個二維的行和列的基本構(gòu)架來實(shí)現(xiàn)來自定義的邏輯。這個芯片最多可用I/O接口有158個。在該芯片上的每個I/O接口都有各自的編號,在硬件設(shè)計(jì)上需要自定義引腳接線意義。為了適應(yīng)電壓參考的I/O標(biāo)準(zhǔn)，該芯片I/O接口有兩個個單獨(dú)的VREF總線。EP2C5芯片一個有4608個邏輯單元，26個M4K RAM塊，其中RAM總量為1119808，并且可以擴(kuò)大外周設(shè)置。EP2C芯片與CPU端采用的是16位數(shù)據(jù)總線，4條地址總線A0A3表示的是地址為0X000X0F。： FPGA端地址數(shù)據(jù)線接口及引腳分配，第8689引腳通過外掛485分別于SN74LVCC3245的A1A4連接，而102103接口與SN74LVCC3245的B5和B6相連，進(jìn)行讀寫和隔離總線作用；第56到76號引腳共16個數(shù)據(jù)總線與74LVCH162245連接。74LVCH162245是一個16位收發(fā)器且具有3態(tài)總線兼容輸出發(fā)送和接收方向，輸入輸出電壓為5V。74LVCH162245的30歐串聯(lián)端電阻的高和低輸出都能減少線路噪音。使用了74LVCH162245作為總線連接器件，也有一些IDE硬盤的連接也使用它，具體作用：總線隔離，一個高速的總線（50M以上）到處亂跑的話，其后果的很可怕的。使用它可以有效減少EMI，同時也不會由于一個外設(shè)的損壞而導(dǎo)致整個總線的癱瘓。還有一個作用是增強(qiáng)總線的驅(qū)動能力以及電平轉(zhuǎn)換。下表為74LVCH162245的真值表： 74LVCH162245真值表由于FPGA器件上總線速度超過50M，甚至達(dá)到100M，因此需要利用74LVCH162245作為總線驅(qū)動與隔離器件，增強(qiáng)總線抗干擾性以及數(shù)據(jù)傳輸?shù)目煽啃?、讀寫信號： FPGA端數(shù)據(jù)與片選、讀寫信號由上圖可知，1DIR和2DIR是方向控制輸入，而它是是由EMC_nOE決定為低電平，2OE和2OE是使能輸入，而由E485_nCS決定為低電平，由真值表可得知，該芯片的數(shù)據(jù)傳遞方向是由B傳向A。該芯片是連接FGPA和CPU的，由于它們之間傳遞數(shù)據(jù)時會出現(xiàn)過高的速度，此芯片可以緩沖過高的速度。HCPL0601是一種高速10MBit/s的邏輯門光耦器件，對總線信號進(jìn)行隔離傳輸,，輸入和輸出間互相隔離，電信號傳輸具有單向性特點(diǎn)。該器件是一個集電極開路輸出，主要應(yīng)用于TTL到LSTTL或LSTTL、5V CMOS，線性接收器，數(shù)據(jù)傳輸，數(shù)據(jù)復(fù)用，開關(guān)電源，計(jì)算機(jī)外圍設(shè)備接口等。其輸出類型為邏輯閘，通道數(shù)為1，輸入電流為15mA，輸出電壓為7V。： HCPL0601的內(nèi)部原理圖74AHC1G14是一種反相施密特觸發(fā)器，利用施密特觸發(fā)器提供反相緩沖功能。其采用的是電平觸發(fā)，邏輯為：?？梢詫⒕徛兓妮斎胄盘栟D(zhuǎn)化成嚴(yán)格定義，無抖動的輸出信號。主要應(yīng)用于波形和脈沖整形器，非穩(wěn)態(tài)多諧振蕩器，單穩(wěn)多諧振蕩器。隔離DCDC（IS05B051W）是電壓變換裝置，指在直流電路中將一個電壓值的電能變?yōu)榱硪粋€電壓值。～，輸出電壓為5V，隔離電壓為1500V。其輸出端的電壓被轉(zhuǎn)換成了平滑直流且無交流諧波分量，輸出阻抗為0，抑制能力強(qiáng)，為施密特觸發(fā)器提供了穩(wěn)定的輸入。MAX3088是一個用于RS485/422通信的高速收發(fā)器件，包含一個驅(qū)動器和一個接收器。這些器件具有失效保護(hù)電路，當(dāng)接收器輸入開路或短路，從而保證接收器輸出邏輯高。下圖為RS485驅(qū)動及隔離電路:上圖通過光電耦合器接收 信號通過施密特觸發(fā)器的波形整合驅(qū)動MAX3088進(jìn)行RS485協(xié)議，在本次設(shè)計(jì)一共有兩路RS485獨(dú)立通道進(jìn)行冗余，所以還應(yīng)有一路RS485驅(qū)動電路，設(shè)計(jì)圖同上圖。 ３、CPU接口設(shè)計(jì)由于CPU是直接把FPGA作為外接的靜態(tài)存儲器，因此LPC3250端接口相對簡單，主要是高速總線需要加緩沖器件。并按照4位地址線和16位數(shù)據(jù)線，分別經(jīng)過緩沖器件后連接到LPC3250器件的總線端口即可。如下圖所示： CPU接口圖　第五章 RS485通信接口軟件設(shè)計(jì)FPGA通信協(xié)議及寄存器設(shè)計(jì)FPGA端器件作為外部靜態(tài)存儲器，配置完畢地址后CPU就可以訪問FPGA內(nèi)部各個寄存器以及緩沖區(qū)。本課題應(yīng)設(shè)計(jì)兩路RS485通道，下面著重設(shè)計(jì)一路RS485通道（另一通道同理），共8個寄存器，分別定義如下：寄存器名稱地址數(shù)據(jù)寄存器10x00接收計(jì)數(shù)寄存器高10x01接收計(jì)數(shù)寄存器低10x02累加和0x03Reserved0x04波特率寄器高10x05波特率寄器低10x06狀態(tài)寄存器10x07：數(shù)據(jù)寄存器為一個8位寄存器，對其寫入的8位數(shù)據(jù)會被寫入發(fā)送FIFO內(nèi)；通過讀取該寄存器，可以讀取到接收FIFO內(nèi)已收到的數(shù)據(jù)；：讀取該寄存器可以讀取到接收FIFO中有效數(shù)據(jù)個數(shù)對該寄存器寫無效；：讀取該寄存器可以讀取到發(fā)送幀或者接收幀的累加和（可采用異或加方式），對該寄存器寫無效；：該波特率為16位，該寄存器支持讀/寫。如果該寄存器值為BAUD，當(dāng)前計(jì)算公式為：BAUDRATE = 400MHz / 10 /(BAUD + 1),使用LVDS同步時鐘時，計(jì)算方式改變，且僅作用于接收模塊。：RF位：正在接收標(biāo)志，在已接收到幀頭、還未接收到幀尾時該標(biāo)志置位，否則清0；TF位：啟動發(fā)送標(biāo)志，由CPU置位，F(xiàn)PGA清零，如果為1，則FPGA啟動發(fā)送FIFO數(shù)據(jù)；RC位：接收完成標(biāo)志，成功接收到一幀數(shù)據(jù)（收到大于1字節(jié)數(shù)據(jù)，且已收到幀尾）后置位，該位可對其寫0進(jìn)行清除，在收到下一幀幀頭后該位自動清0；TC位：發(fā)送完成標(biāo)志，將發(fā)送FIFO內(nèi)的數(shù)據(jù)送完并送出幀尾字節(jié)后置位，可對其寫0清除或在開始發(fā)送下一幀幀頭時清0；TER:發(fā)送故障標(biāo)志位，指向通信對方發(fā)送數(shù)據(jù)錯誤，比如斷幀；RER:接收故障標(biāo)志位，指向接收到通信對方的數(shù)據(jù)錯誤，比如斷幀；CRC位：累加和校驗(yàn)成功標(biāo)志，指示最后接收到的一幀數(shù)據(jù)的累加和校驗(yàn)結(jié)果是否正確，1表示正確，0表示失敗。該位可由寫0清除，在接收一幀數(shù)據(jù)完成后對其進(jìn)行更新。為了提高傳輸效率和簡化采樣過程，F(xiàn)PGA內(nèi)部對總線收發(fā)數(shù)據(jù)采用4B5B編碼，內(nèi)部的邏輯關(guān)系如下圖所示： FPGA邏輯關(guān)系圖1 FPGA邏輯關(guān)系圖2其中，各個模塊說明如下：(1) ctr：MCU 接口模塊端口說明：clk，400M時鐘輸入，用于對MCU控制信號采樣cs：片選rst：復(fù)位wr：寫數(shù)據(jù)信號rd：讀數(shù)據(jù)信號 data[7..0]：數(shù)據(jù)總線 address[3..0]：地址總線fifo_wren：寫發(fā)送FIFO數(shù)據(jù)使能信號fifo_wr:寫發(fā)送FIFO數(shù)據(jù)時鐘信號sed_data[7..0]：寫入發(fā)送FIFO數(shù)據(jù)總線fifo_rden：讀接收FIFO數(shù)據(jù)使能信號fifo_rd：讀接收FIFO數(shù)據(jù)時鐘信號rev_data[7..0]：讀接收FIFO數(shù)據(jù)總線作用：完成于MCU的接口及對內(nèi)部數(shù)據(jù)讀寫的控制(2)send_fifo：發(fā)送FIFO端口說明：data[7..0]，發(fā)送FIFO數(shù)據(jù)總線wrreq：發(fā)送FIFO寫數(shù)據(jù)使能wrclk：發(fā)送FIFO寫數(shù)據(jù)時鐘rdreq：發(fā)送FIFO讀數(shù)據(jù)使能rdclk：發(fā)送FIFO讀數(shù)據(jù)時鐘q[7..0]：發(fā)送FIFO數(shù)據(jù)輸出rdempty：發(fā)送FIFO空標(biāo)志作用：用于存入MCU寫入的數(shù)據(jù) (3)S485_4B5B：發(fā)送模塊端口說明：clk，發(fā)送模塊主時鐘Rst：復(fù)位empty：發(fā)送FIFO空標(biāo)志判斷indata[7..0]：讀發(fā)送FIFO數(shù)據(jù)輸入rd：發(fā)送FIFO讀rden：發(fā)送FIFO讀使能txd_reg：數(shù)據(jù)發(fā)送端作用：當(dāng)判斷MCU對發(fā)送FIFO寫入數(shù)據(jù)后，則將數(shù)據(jù)發(fā)送出去（內(nèi)部自動加數(shù)據(jù)幀頭幀尾）發(fā)送數(shù)據(jù)波特率由該模塊的輸入主時鐘決定 BAUD = CLK/10。(4