基于fpga的串口通信-閱讀頁(yè)
2025-07-03 14:12本頁(yè)面
【正文】 發(fā)軟件，可以完成設(shè)計(jì)輸入、邏輯綜合、布局與布線、仿真、時(shí)序分析、硬件配置完整的PLD設(shè)計(jì)流程。具有友好的用戶界面， 快速的綜合速度和更優(yōu)化的綜合和適配功能。Quartus II 內(nèi)置仿真器可以在工程中仿真任何設(shè)計(jì)。仿真器可以仿真整個(gè)設(shè)計(jì)，或仿真設(shè)計(jì)的任何部分。該軟件支持Altera公司的Stratix Ⅱ、Stratix GX、Stratix、MAX3000A、MAX 7000B、MAX 7000AE、MAX Ⅱ、FLEX6000、FLEX10K系列、Cyclone、Cyclone Ⅱ、APEX Ⅱ、APEX20K和ACEX1K系列。所謂“自頂向下”的設(shè)計(jì)方法，就是把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧恢边@樣做下去，直到可以直接使用EDA元件庫(kù)為止。目標(biāo)芯片為黑金CycloneIV開發(fā)板。上位機(jī)用的是串口調(diào)試助手。這部分在模塊 speed_select 里，用戶可以根據(jù)需要進(jìn)行配置。該設(shè)計(jì)分為 4 個(gè)模塊實(shí)現(xiàn)如圖四所示，4個(gè)模塊的劃分主要是依據(jù)數(shù)據(jù)流的方向。my_uart_tx 模塊在 my_uart_rx 模塊接收好一個(gè)完整的數(shù)據(jù)。接收模塊的引腳如圖5所示，圖5 數(shù)據(jù)接收模塊設(shè)計(jì)中接收器的工作頻率由前面的速度選擇器決定，頻率是9600bps的16倍，由輸入端輸入，在接收器工作時(shí)，接收端一直以16背得波特率的速率讀取線路狀態(tài)，檢測(cè)線路上出現(xiàn)低電平的時(shí)刻。發(fā)送模塊主要實(shí)現(xiàn)對(duì)并行數(shù)據(jù)的緩存、并串轉(zhuǎn)換，并把串行數(shù)據(jù)按照既定數(shù)據(jù)幀格式進(jìn)行輸出?？臻e時(shí)是高電平，收到一個(gè)發(fā)送指令后，將數(shù)據(jù)裝載進(jìn)來(lái)，開始位拉低，然后移出數(shù)據(jù)，停止位高電平意味著一幀傳輸結(jié)束。它們綜合后是兩個(gè)不同的模塊，相互獨(dú)立，不可以復(fù)用。 speed_select speed_tx( .clk(clk), //波特率選擇模塊 .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2) )。圖7 實(shí)驗(yàn)結(jié)果五、 總結(jié)概括UART是廣泛使用的串行數(shù)據(jù)通信電路，因其要求的傳輸線少，可靠性高，傳輸距離遠(yuǎn)，所以系統(tǒng)間互聯(lián)常采用異步串行通信接口方式。同時(shí)，利用有限狀態(tài)機(jī)的方法具有結(jié)構(gòu)模式直觀簡(jiǎn)單，設(shè)計(jì)流程短，程序?qū)哟畏置?，易綜合，可靠性高等優(yōu)點(diǎn)，必將在EDA技術(shù)中發(fā)揮重要作用。采用16倍波特率的采樣時(shí)鐘，可以實(shí)時(shí)有效探測(cè)數(shù)據(jù)的起始位，并可對(duì)數(shù)據(jù)位進(jìn)行“對(duì)準(zhǔn)”中央采樣，保證了所采樣數(shù)據(jù)的正確性。歡迎您的光臨，！希望您提出您寶貴的意見，你的意見是我進(jìn)步的動(dòng)力。我不知道年少輕狂，我只知道勝者為王。什么時(shí)候離光明最近？那就是你覺(jué)得黑暗太黑的時(shí)候。 參考
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