【文章內(nèi)容簡(jiǎn)介】 鍵控法 所謂 FSK就是用數(shù)字信號(hào)去調(diào)制載波的頻率 ， FSK調(diào)制一般表示式為 ： 2( ) c o s ( )tiEs t tT ???? 0 tT?? i? 1，??， M （ 25） 其中，頻率項(xiàng) i? 有 M個(gè)離散型值，相位項(xiàng) ? 是任意常量。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 10 FSK 是信息傳輸中 使用得較早的一種調(diào)制方式 ， 它的主要優(yōu)點(diǎn)是 : 實(shí)現(xiàn)起來較容易 ， 抗噪聲與抗衰減的性能較好。在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用 。 調(diào)制方法： 2FSK 可看作是兩個(gè)不同載波頻率的 ASK 以調(diào)信號(hào)之和。 解調(diào)方法：相干法和非相干法。 類型：二進(jìn)制移頻鍵控 （ 2FSK） ，多進(jìn)制移頻鍵控 （ MFSK） 。 167。 ASK又稱幅移鍵控法 幅頻鍵控通用表達(dá)為 ： 102 ( )( ) c o s ( )t Etst T ???? 0 tT?? i? 1， ?? M (26) 其中，振幅項(xiàng)有 M 個(gè)離散值，相位項(xiàng) ? 是任意常量。 載波幅度是隨著調(diào)制信號(hào)而變化的。其最簡(jiǎn)單的形式是，載波在二進(jìn)制調(diào)制信號(hào)控制下通斷， 這種方式還可稱作 通 斷鍵控或開關(guān)鍵控 。 調(diào)制方法：用相乘器實(shí)現(xiàn)調(diào)制器。 調(diào)制類型： 2ASK,MASK。 解調(diào)方法：相干法，非相干法 。 167。 MASK又稱 多進(jìn)制數(shù)字調(diào)制 法 在二進(jìn)制數(shù)字調(diào)制中每個(gè)符號(hào)只能表示 0 和 1(+1 或 1)。但在許多實(shí)際的數(shù)字傳輸系統(tǒng)中卻往往采用多進(jìn)制的數(shù)字調(diào)制 方式。與二進(jìn)制數(shù)字調(diào)制系統(tǒng)相比，多進(jìn)制數(shù)字調(diào)制系統(tǒng)具有如下兩個(gè)特點(diǎn)： 第一：在相同的信道碼源調(diào)制中，每個(gè)符號(hào)可以攜帶 log2M 比特信息，因此，當(dāng)信道頻帶受限時(shí)可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價(jià)是增加信號(hào)功率和實(shí)現(xiàn)上的復(fù)雜性。 第二，在相同的信息速率下，由于多進(jìn)制方式的信道 傳輸速率 可以比二進(jìn)制的低，因而多進(jìn)制信號(hào)碼源的持續(xù)時(shí)間要比二進(jìn)制的寬。加寬碼元寬度，就會(huì)增加信號(hào)碼元的能量，也能減小由于信道特性引起的碼間干擾的影響等。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 11 從傳統(tǒng)數(shù)字調(diào)制技術(shù)擴(kuò)展的技術(shù)有 正交幅度調(diào)制 （ QAM） 、 最小移頻 鍵控 （ MSK） 、 高斯濾波最小移頻鍵控 （ GMSK） 等。 167。 QAM又稱正交幅度調(diào)制法 在二進(jìn)制 ASK 系統(tǒng)中，其頻帶利用率是 1bit／ sHz，若利用正交載波調(diào)制技術(shù)傳輸 ASK 信號(hào)，可使頻帶利用率提高一倍。如果再把多進(jìn)制與其它技術(shù)結(jié)合起來，還可進(jìn)一步提高頻帶利用率。能夠完成這種任務(wù)的技術(shù)稱為正交幅度調(diào)制（ QAM）。它是利用正交載波對(duì)兩路信號(hào)分別進(jìn)行雙邊帶抑制載波調(diào)幅形成的。通常有二進(jìn)制 QAM，四進(jìn)制 QAM（ 16QAM），八進(jìn)制 QAM（ 64QAM） 等。 167。 MSK又稱最小移頻鍵控法 當(dāng)信道中存在非線性的 問題和帶寬限制時(shí)，幅度變化的數(shù)字信號(hào)通過信道會(huì)使己濾除的帶外頻率分量恢復(fù)，發(fā)生頻譜擴(kuò)展現(xiàn)象，同時(shí)還要滿足頻率資源限制的要求。因此，對(duì)己調(diào)信號(hào)有兩點(diǎn)要求，一是要求包絡(luò)恒定；二是具有最小功率譜占用率。因此，現(xiàn)代數(shù)字調(diào)制技術(shù)的發(fā)展方向是最小功率譜占有率的恒包絡(luò)數(shù)字調(diào)制技術(shù)?，F(xiàn)代數(shù)字調(diào)制技術(shù)的關(guān)鍵在于相位變化的連續(xù)性，從而減少頻率占用。近年來新發(fā)展起來的技術(shù)主要分兩大類：一是 連續(xù)相位調(diào)制 技術(shù) （ CPFSK） ，在碼元轉(zhuǎn)換期間無相位突變，如 MSK， GMSK 等；二是 相關(guān)相移鍵控 技術(shù) （ CORPSK） ，利用部分響應(yīng)技術(shù)，對(duì)傳 輸數(shù)據(jù)先進(jìn)行相位編碼，再進(jìn)行調(diào)相（或調(diào)頻）。 MSK（最小頻移鍵控）是移頻鍵控 FSK 的一種改進(jìn)形式。在FSK 方式中，每一碼元的頻率不變或者跳變一個(gè)固定值，而兩個(gè)相鄰的頻率跳變碼元信號(hào)，其相位通常是不連續(xù)的。所謂 MSK 方式，就是 FSK 信號(hào)的相位始終保持連續(xù)變化的一種特殊方式?？梢钥闯墒钦{(diào)制指數(shù)為 的一種 CPFSK 信號(hào)。 實(shí)現(xiàn) MSK 調(diào)制的過程為：先將輸入的基帶信號(hào)進(jìn)行差分編碼，然后將其分成 I、 Q 兩路，并互相交錯(cuò)一個(gè)碼元寬度，再用加權(quán)函數(shù) cos（ π河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 12 t/2Tb） 和 sin（ πt/2Tb） 分別對(duì) I、 Q 兩路數(shù)據(jù)加權(quán) ，最后將兩路數(shù)據(jù)分別用正交載波調(diào)制。 MSK 使用相干載波最佳接收機(jī)解調(diào)。 167。 GMSK又稱高斯濾波最小移頻鍵控法 是使用高斯濾波器的連續(xù)相位移頻鍵控，它具有比等效的未經(jīng)濾波的連續(xù)相位移頻鍵控信號(hào)更窄的頻譜。 在 GSM 系統(tǒng)中 ， 為了滿足移動(dòng)通信對(duì) 鄰信 道干 擾的 嚴(yán)格 要求 ，采 用高 斯濾 波最 小移 頻鍵 調(diào)制 方 式（ GMSK） ，該調(diào)制方式的調(diào)制速率為 270833Kbit/sec，每個(gè)時(shí)分多址TDMA 幀占用一個(gè)時(shí)隙來發(fā)送脈沖簇，其脈沖簇的速率為 33． 86Kbs。它使調(diào)制后的頻譜主瓣窄、旁瓣衰落快，從而滿足 GSM 系統(tǒng)要求，節(jié)省頻 率資源。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 13 第 3章 FPGA 與 VHDL 語言介紹 167。 FPGA 介紹 167。 FPGA 的發(fā)展歷史 早期的可編程邏輯器件只有可編程只讀存儲(chǔ)器（ PROM）、紫外線可擦除只讀存儲(chǔ)器（ EPROM）和電可擦除只讀存儲(chǔ)器（ E2PROM）三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。 其后出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件（ PLD），它能夠完成各種數(shù)字邏輯功能。典型的 PLD 由一個(gè) “與 ”門和一個(gè) “或 ”門陣列組成，而任意一個(gè)組合邏輯都可以用 “與 —或 ”表達(dá)式來描述，所以 PLD 能以乘積和的形式完成大量的組合邏輯功能。 這一階段的產(chǎn)品主要有 PAL（可編程陣列邏輯）和 GAL（通用陣列邏輯）。 PAL 由一個(gè)可編程的 “與 ”平面和一個(gè)固定的 “或 ”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 PAL 器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 E2PROM 技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列（ PLA），它也由一個(gè) “與 ”平面和一個(gè) “或 ”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。在 PAL 的基礎(chǔ)上又發(fā)展了一種 通用陣列邏輯（ GAL，Generic ArrayLogic），如 GAL16V GAL22V10 等。它采用了 EPROM 工藝，實(shí)現(xiàn)了電可擦除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路 。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期， Altera 和 Xilinx 分別推出了類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD（ Complex Programmable Logic Dvice）和與標(biāo)準(zhǔn)門陣列類似的 FPGA（ FieldProgrammable Gate Array），它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 14 PLD 和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其他 ASIC（ Application Specific IC）相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品不需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在 10 000 件以下）之中。幾乎 所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 器件。 FPGA 是英文 Field Programmable Gate Arry 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 （ ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 167。 FPGA 的基本特點(diǎn) FPGA 采用了邏輯單元陣列 這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊、輸入輸出模塊和內(nèi)部連線三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： （ 1） 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。 167。 FPGA 的優(yōu)點(diǎn) FPGA 芯片都是特殊的 ASIC 芯片，除了具有 ASIC 的特點(diǎn)之外，還具有以下 3 個(gè)優(yōu)點(diǎn)。 ① 隨著超大規(guī)模集成電路工藝的不斷提高，單一芯片內(nèi)部可以容納上百河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 15 萬個(gè)晶體管， FPGA/CPLD 芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。 ② FPGA/CPLD 芯片在出廠之前都做過百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。所以， FPGA/CPLD 的資金投入小，節(jié)省了許多潛在的花費(fèi)。 ③ 用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不 動(dòng)的情況下用不同的軟件實(shí)現(xiàn)不同的功能。所以，用 FPGA/CPLD 試制樣片，能以最快的速度占領(lǐng)市場(chǎng)。 FPGA/CPLD 軟件包中有各種輸入工具和仿真工具及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出 FPGA/CPLD 的優(yōu)勢(shì)。電路設(shè)計(jì)人員使用 FPGA/CPLD 進(jìn)行電路設(shè)計(jì)時(shí)，不需要具備專門的 IC（集成電路）深層次的知識(shí)， FPGA/CPLD 軟件易學(xué)易用，可以使設(shè)計(jì)人員更能集中精力進(jìn)行電路設(shè)計(jì)，快速將產(chǎn)品推向市場(chǎng) 。 167。 VHDL 語言介紹 167。 VHDL 語言發(fā)展回顧 VHDL 誕生于 1982 年 ， 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版 ， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年，IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL 的內(nèi)容，公布了新版本的 VHD L，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 16 VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在 80 年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 167。 VHDL 系統(tǒng)設(shè)計(jì)的特點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)， 行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。 與其他硬件描述語言相比， VHDL 具有以下特點(diǎn)： 功能 強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬 件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用