【文章內(nèi)容簡介】 :=0。 elsif rising_edge(clk1) then if clkk=39。139。 then if t1399 then t1:=t1+1。 else t1:=0。 if t(3 downto 0)9 then t(3 downto 0):=t(3 downto 0)+1。 else t(3 downto 0):=0000。 if t(7 downto 4)9 then t(7 downto 4):=t(7 downto 4)+1。 else t(7 downto 4):=0000。 if t(11 downto 8)9 then t(11 downto 8):=t(11 downto 8)+1。 else t(11 downto 8):=0000。 if t(15 downto 12)9 then t(15 downto 12):=t(15 downto 12)+1。 else t(15 downto 12):=0000。 end if。 end if。 end if。 end if。 end if。 else t:=(others=39。039。) 。 end if。 end if。count=t。end process。end block。process(clkk)beginif clkk39。event and clkk=39。039。 then d2=count。end if。end process。process(clk,rst)variable t:integer range 0 to 79999:=0。begin if rst=39。039。 then t:=0。 elsif rising_edge(clk) then if t=79999 then clkkk=not clkkk。t:=0。 else t:=t+1。 end if。 end if。end process。disp:block 轉(zhuǎn)速顯示模塊begin process(clkkk,d2,rst) variable t:std_logic_vector(1 downto 0):=00。 begin if rst=39。039。 then t:=00。shift=1111。data_ledin=1111。 elsif rising_edge(clkkk) then case t is when 00=shift=1110。 data_ledin=d2(3 downto 0)。 t:=t+1。 when 01=shift=1101。 data_ledin=d2(7 downto 4)。 t:=t+1。 when 10=shift=1011。 data_ledin=d2(11 downto 8)。 t:=t+1。 when 11=shift=0111。 data_ledin=d2(15 downto 12)。 t:=00。 when others=shift=1111。t:=00。 end case。 end if。 end process。end block。yima:blockbeginprocess (data_ledin) 譯碼 begin case data_ledin is when0000=data_led=11000000。0 when0001=data_led=11111001。1 when0010=data_led=10100100。2 when0011=data_led=10110000。3 when0100=data_led=10011001。4 when0101=data_led=10010010。5 when0110=data_led=10000010。6 when0111=data_led=11111000。7 when1000=data_led=10000000。8 when1001=data_led=10010000。9 when others=data_led=11111111。No signal。 end case。end process。end block。end Behavioral。/**/變頻模塊library IEEE。use 。use 。use 。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。use 。entity bianpin is Port (rst,clk,sub,add:in std_logic。 復(fù)位信號/系統(tǒng)時鐘/減速輸入/加速輸入 count:out std_logic )。 已變頻率輸出end bianpin。architecture Behavioral of bianpin issignal con:integer range 1 to 100:=50。signal clkk:std_logic:=39。039。signal t1:integer range 0 to 1100。beginprocess(clkk,add,sub,rst) 加減鍵處理模塊variable con1:integer range 1 to 100:=50。begin if rst=39。039。 then con1:=1。 elsif clkk39。event and clkk=39。139。 then if add=39。039。 then if con1=99 then con1:=con1+1。 end if。 elsif sub=39。039。 then if con1=2 then con1:=con11。 end if。 end if。 end if。con=con1。end process。process(clk,rst) 產(chǎn)生按鍵檢測頻率variable t:integer range 0 to 1499999。begin if rst=39。039。 then t:=0。 elsif clk39。event and clk=39。139。 then if t=1499999 then clkk=not clkk。t:=0。 else t:=t+1。 end if。 end if。end process。process(clk,con,t1,rst) 變頻模塊begin if rst=39。039。 then t1=0。 elsif rising_edge(clk) then if t1=1000 then t1=0。count=39。039。 elsif t1=con then count=39。139。t1=t1+con。 else count=39。039。t1=t1+con。 end if。 end if。end process。end Behavioral。/**/按鍵去抖模塊(同下,略去)/*/步進電機控制模塊library IEEE。use 。use 。use 。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。use 。entity step_top is Port (clk,add,sub,sel,rst,startstop:in std_logic。時鐘/加鍵/減鍵/換向鍵/復(fù)位/起止鍵 step:out std_logic_vector(3 downto 0)。 步進電機四相輸出 shift:out std_logic_vector(3 downto 0)。 數(shù)碼管位選 data_led:out std_logic_vector(7 downto 0) )。七段數(shù)碼管end step_top。architecture Behavioral of step_top isponent anjianqd is Port (clk,key:in std_logic。 keyo:out std_logic )。end ponent anjianqd。ponent bianpin is Port (clk,sub,add,rst:in std_logic。 count:out std_logic )。end ponent bianpin。ponent step_motor is Port ( clk,rst : in std_logic。 sel : in std_logic。 clkkk:out std_logic。 control:out std_logic_vector(3 downto 0))。end ponent step_motor。ponent ztsd is Port (clk,key,rst:in std_logic。 y:out std_logic 。 sel:out std_logic)。end ponent ztsd。ponent cepin is Port (clk,clk1,rst:std_logic。 shift:out std_logic_vector(3 downto 0)。 data_led:out std_logic_vector(7 downto 0) )。end ponent cepin。signal sel1,ss,sel2,count1,y1,y2,startstop1:std_logic。signal step1,step2:std_logic_vector(3 downto 0)。beginu1:anjianqd port map (clk=clk,key=sel,keyo=sel1)。u2:bianpin port map (clk=clk,sub=sub,add=add,count=count1,rst=rst)。u3:step_motor port map (clk=count1,sel=sel2,clkkk=y2,control=step1,rst=rst)。u4:ztsd port map (clk=clk,key=sel1,y=y1,sel=sel2,rst=rst)。u5:cepin port map (clk=clk,clk1=y2,shift=shift,data_led=data_led,rst=rst)。u6:a