【正文】 脈沖頻率和步進(jìn)順序信號驅(qū)動電機(jī)按預(yù)定的轉(zhuǎn)速和轉(zhuǎn)向轉(zhuǎn)動；測頻部分通過測定所送脈沖頻率，再利用四相電機(jī)八拍運(yùn)行時步距角為θ=360度/（50*8）=，再送給顯示模塊顯示。 原因：電路設(shè)計與實(shí)踐數(shù)據(jù)出現(xiàn)偏差,導(dǎo)致流過三極管的電流偏高. 解決辦法：根據(jù)實(shí)測電路數(shù)據(jù),修改電路原件. 經(jīng)反復(fù)調(diào)試,現(xiàn)電路可按照按鍵輸入準(zhǔn)確控制電機(jī)運(yùn)行.:對直流伺服電機(jī)采用PWM脈沖方式控制，其功率損耗小，運(yùn)行效率高，加減速性能好，尤其是在要求低速大轉(zhuǎn)矩下連續(xù)運(yùn)行的場合。use 。beginprocess(key,clk,rst) 產(chǎn)生換向延時秒脈沖variable t:integer range 0 to 32000000。y=39。 end process。 end process。 正反轉(zhuǎn)切換鍵 clkkk:out std_logic。039。 end if。 elsif rising_edge(clkk) then if sel=39。 end if。use 。039。039。process(clkk,clk1,rst) variable t:std_logic_vector(15 downto 0):=(others=39。)。 if t(7 downto 4)9 then t(7 downto 4):=t(7 downto 4)+1。 end if。count=t。end process。 end if。data_ledin=1111。 data_ledin=d2(11 downto 8)。 end if。4 when0101=data_led=10010010。end process。use 。beginprocess(clkk,add,sub,rst) 加減鍵處理模塊variable con1:integer range 1 to 100:=50。039。 end if。event and clk=39。process(clk,con,t1,rst) 變頻模塊begin if rst=39。t1=t1+con。/**/按鍵去抖模塊(同下,略去)/*/步進(jìn)電機(jī)控制模塊library IEEE。 步進(jìn)電機(jī)四相輸出 shift:out std_logic_vector(3 downto 0)。end ponent bianpin。 sel:out std_logic)。beginu1:anjianqd port map (clk=clk,key=sel,keyo=sel1)。step2(1)=step1(1) and y1。039。039。 end Behavioral。系統(tǒng)時鐘/換向按鍵 y,yf:out std_logic。 else if rising_edge(clk) then if t32000000 then t:=t+1。 end if。=y=yin and y2。 when others=y=39。use 。architecture Behavioral of anjian issignal clkk:std_logic。event and clk=39。process(clkk,add,sub,rst) 占空比調(diào)節(jié)按鍵處理模塊variable con1:std_logic_vector(6 downto 0)。039。 end if。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。beginprocess(clk) variable t:integer range 1 to 100。 end if。 elsif clkk39。 else y=39。use 。 數(shù)碼管位選信號end disp。 else t:=t+1。 if d1(11 downto 8)2 then d1(11 downto 8)=d1(11 downto 8)+1。end process。 when 10=shift=1101。 end case。4 when0101=data_led=10010010。end process。entity anjianqd is Port (clk,key:in std_logic。 then if t=2 then t:=1。end process。d0=key。end block。 end process。use 。 伺服電機(jī)控制脈沖 stepout:out std_logic_vector(3 downto 0) )。 y,yf:out std_logic 。signal startstopp,startstops,q1,q2,q3:std_logic。139。subs=39。 shift=shiftp。selp=39。sels=sel。process(clock) 系統(tǒng)初始化模塊variable t:integer range 0 to 32000000:=0。039。 elsif t400000 then t:=t+1。rst5=39。sel1=sel2。u3:pwms port map (clk=clk,add=addp,sub=subp,rst=rstp,set=selp, shift=shiftp,data_led=data_ledp,y=pwmout(1),yf=pwmout(0),startstop=startstopp)。 end process。139。139。sel1=39。rst5=39。data_led=data_leds。startstopp=39。=addp=39。rsts=39。rstp=rst5。beginprocess(key,sel2) begin if rising_edge(key) then sel2=not sel2。ponent anjianqd is Port (clk,key:in std_logic。 shift:out std_logic_vector(3 downto 0)。復(fù)位/加鍵/減鍵/換向鍵/步進(jìn)伺服切換/起止鍵 clock:in std_logic。end Behavioral。139。 end if。139。clkk=39。beginprocess(clk)variable t:integer range 1 to 256000。use 。8 when1001=data_led=10010000。0 when0001=data_led=11111001。 data_ledin=d2(3 downto 0)。 t:=t+1。 end if。process(clk) 計數(shù)begin if rising_edge(clk) then if d1(3 downto 0)9 then d1(3 downto 0)=d1(3 downto 0)+1。signal data_ledin:std_logic_vector(3 downto 0)。entity disp is Port (con:in std_logic_vector(6 downto 0)。end process。 else t:=0000000。039。 then if t=100 then clkk=not clkk。 占空比 y:out std_logic )。/**/PWM波形產(chǎn)生模塊library IEEE。039。 elsif clkk39。 else t:=t+1。 then clkk=39。use 。 end case。139。begin if rising_edge(key) then t:=not t。y2=39。beginprocess(key,clk) 換向延時秒脈沖產(chǎn)生模塊variable t:integer range 0 to 32000000。use 。139。 end if。step(1)=step2(1) and ss。u5:cepin port map (clk=clk,clk1=y2,shift=shift,data_led=data_led,rst=rst)。 data_led:out std_logic_vector(7 downto 0) )。 control:out std_logic_vector(3 downto 0))。 keyo:out std_logic )。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents.library UNISIM。 end if。count=39。 else t:=t+1。begin if rst=39。039。 elsif clkk39。architecture Behavioral of bianpin issignal con:integer range 1 to 100:=50。use 。8 when1001=data_led=10010000。0 when0001=data_led=11111001。 t:=00。 when 01=shift=1101。 begin if rst=39。 then t:=0。event and clkk=39。039。 if t(15 downto 12)9 then t(15 downto 12):=t(15 downto 12)+1。 then if t1399 then t1:=t1+1。begin if rst=39。 else t:=t+1。039。 系統(tǒng)時鐘/輸入被測脈沖/復(fù)位信號 shift:out std_logic_vector(3 downto 0)。end Behavioral。 end if。process(clkk,sel,rst) 控制脈沖產(chǎn)生模塊variable index:integer range 0 to 7:=0。139。type step is array (0 to 7) of std_logic_vector(3 downto 0)。use 。139。139。 elsif key=39。 系統(tǒng)時時鐘/換向按鍵/復(fù)位信號 y:out std_logic 。5. 【M】.北京：。: 直流穩(wěn)壓電源： DC POWER SUPPLY DF1731SL2A，Zhong Ce Electronics CO., LTD； 數(shù)字萬用表：UT101 MULTIMETER 金創(chuàng)電子儀器廠；FPGA實(shí)驗(yàn)儀：DPFPGA， 廣州致遠(yuǎn)電子有限公司； 電機(jī)實(shí)驗(yàn)儀：DP51MO