【文章內容簡介】 圖221 Flash存儲電路電路中2片F(xiàn)lash的片選信號獨立，數(shù)據(jù)總線、地址總線共用，為了節(jié)省I/O口，將讀寫信號線nOE和new都共用，并且它們與所掛在總線上的總線型外設（SRAM、主板上的液晶以及外擴總線PACK）都是共用的。2片AT49BV322D70TU的片選信號分別為FLASH_nCS1和FLASH_nCS2。電路中隊芯片的片選信號線進行了上拉（R2R30）。Flash的數(shù)據(jù)總線與所有掛在總線上的總線型外設（SRAM、主板上的液晶以及外擴總線PACK）都是共用的。如果應用中，2個Flash（或某一個）不使用時，用戶可能不會再FPGA中定義并設置該器件的片選引腳，該片選引腳將為高阻態(tài)，不確定的電平有可能選通芯片，從而造成總線沖突。為了避免總線上其他的總線型外設在不使用時因意外而造成總線沖突，應將這些外設的片選都上拉（低電平有效時）。 SRSM存儲器開發(fā)板使用2片512KB的IS61LV25616AL（256K*16bit），每片SRAM都可兼容1MN容量的IS61LV51216AL，這樣SRAM容量最大可為2MB。SRAM可作為高速存儲器使用，如顯示緩存等。SRAM電路如圖222所示，電路基本與Flash相同。 7電子科技大學成都學院課程設計 圖222 SRAM電路SRAM的28（A18）腳用于1MB容量的IS61LV25616AL。電路中2片SRAM的片選信號獨立，數(shù)據(jù)總線、地址總線、讀寫信號線nOE和new都與Flash共用，并且也與所有掛在總線上的總線型外設（主板上的液晶以及外擴總線PACK）共用。2片SRAM的片選信號分別為SRAM_ nCS1和SRAM_ nCS2。 SDRAM存儲器 SDRAM通常用于需要大量存儲且有成本要求的系統(tǒng)。SDRAM比較便宜，但需要實現(xiàn)刷新操作、行列管理、不同延時和命令序列等邏輯。 開發(fā)板使用2片16位總線的8MB SDRAM器件K4S641632H（1MB*16bit*4banks），每片SDRAM都兼容16MB的K4S281632H（2MB*16bit*4banks）、32MB的K4S561632H（4MB*16bit*4banks）以及64MB，這樣SDRAM的最大容量可達128MB。SDRAM存儲電路如圖223所示。 8第2章 FPGA開發(fā)板原理圖分析 圖223 SDRAM存儲電路2片SDRAM的片選是分開的，為了節(jié)省I/O口，其數(shù)據(jù)總線是共用的。當I/O口足夠時，可將數(shù)據(jù)總線分開，片選信號共用，從而構成一個32bit數(shù)據(jù)總線的SDRAM。 配置電路Cyclone FPGA使用SRAM單元來存儲配置數(shù)據(jù)。FPGA中的SRAM是易失性的，每次上電之前，配置數(shù)據(jù)必須重新下載到FPGA中。Cyclone FPGA的配置方式包括：主動配置模式（AS）、被動配置模式（PS）以及JTAG配置模式，如表231所示。用戶可以通過上述中的任一種下載配置數(shù)據(jù)到FPGA。 表231 Cyclone FPGA配置模式表配置模式 描述主動串行配置（AS）采用串行配置器件（EPCSEPCSEPCS1EPCS64） 9電子科技大學成都學院課程設計被動配置（PS）采用專用配置器件（EPCEPCEPCEPCEPC16）采用配置控制器（單片機、CPLD等）配合Flash下載電纜 JTAG配置通過JTAG進行配置開發(fā)板提供2種配置方法：1. 調試時，使用運行在豬計算機上的QuartusII軟件，通過JTAG電纜連接到電路板上電的10針JTAG接口直接下載配置數(shù)據(jù)到FPGA。用戶可以隨時進行JTAG模式的配置，但是要注意JTAG模式配置是直接對FPGA的SRAM單元編程，掉電后丟失，因此再次上電后腰重新下載。2. 脫機運行的情況下，采用串行配置器件EPCS進行主動配置(AS)。主動串行配置模式（AS）是將配置數(shù)據(jù)存儲在串行配置器件EPCS中，在每次系統(tǒng)上電是FPGA會自動使用EPCS中的配置數(shù)據(jù)進行配置。在脫機運行之前，腰事先將配置數(shù)據(jù)通過編程器寫入EPCS中。配置電路如圖232所示。圖232 配置電路 10第2章 FPGA開發(fā)板原理圖分析如圖232所示，因為FPGA上的nSTATUS、CONFIG _DONE引腳都是開漏結構，所以都要接上拉電阻(R1R21)。串行配置器件的4針接口為：串行輸入時鐘(DCLK)、串行數(shù)據(jù)輸出（DATA）、AS數(shù)據(jù)輸入(ASDI)以及低有效的片選（nCS）。這4個引腳分別與FPGA的DCLK、DATA0、ASDO以及nCSO引腳相連接（這4個引腳有設有內部弱上拉，以確保懸空時狀態(tài)的穩(wěn)定）。此外完成主動配置還需要用到引腳nSTATUS、nCONFIG、CONFIG _DONE、nCE、MSEL0和MSEL1?？梢酝ㄟ^設置FPGA上的MSEL0和MSEL1兩個引腳的狀態(tài)來選擇表231中所列配置模式中的一種來進行FPGA的配置。各種配置方式的MSEL0、MSEL1設置見表233。 表233 配置模式設置MSEL1MSEL0配置模式00AS主動（串行配置器件）01PS被動（CPLD控制）00或1JTAG配置 復位電路由于FPGA芯片的高速、低工作電壓導致其噪聲容限低，所以對電源的紋波、瞬態(tài)響應性能、時鐘源的穩(wěn)定性和電源監(jiān)控可靠性等諸多方面也提出了更高的要求，開發(fā)板的復位電路使用了I2C存儲器的電源監(jiān)控芯片CAT1025SI30（~）提高了系統(tǒng)的可靠性。復位電路如圖241。 11電子科技大學成都學院課程設計圖241復位電路在圖241中，SW6是復位按鍵用于手動復位，作為調試程序是用。3腳和2腳的下拉電阻和上拉電阻必須接上。 時鐘電路FPGA內部沒有振蕩電路，使用有源晶振是比較理想的選擇。~387MHz，~275MHz的系統(tǒng)時鐘。當輸入時鐘頻率較低時，可以使用FPGA的內部PLL調整FPGA所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。系統(tǒng)時鐘電路如圖圖251 系統(tǒng)時鐘電路 一個48MHz的有源晶振作為系統(tǒng)的時鐘源。為了得到一個穩(wěn)定、精確的 12第2章 FPGA開發(fā)板原理圖分析時鐘頻率，有源晶振的供電電源經過了LC濾波。 FPGA I/O口分配電路FPGA I/O口分配電路如圖261所示。圖261 FPGA I/O口分配電路由于PLL輸出引腳輸出的時鐘頻率很高，考慮到高速時鐘信號的反射，在兩個PLL輸出引腳都連接了一個30Ω的終端匹配電阻用于降低反射信號的幅度，增加電路的可靠性。 擴展接口電路為了方便外設和其他功能電路的擴展，在本開發(fā)板設計方案中增加了各種接口電路。通過擴展接口電路，可以將外設及其他功能電路獨立開板。這既可以防止主板面積過大，也方便后續(xù)對電路的檢測。 13電子科技大學成都學院課程設計 外擴I/O