【文章內(nèi)容簡介】 系統(tǒng)電路的原理及設計 8 Quartus II 軟件 是 Altera 公司新一代 PLD 開發(fā)軟件，適合大規(guī)模 FPGA 的開發(fā) ， 支持Altera 最新的 FPGA 和 CPLD，其向?qū)Ы缑嫒鐖D 所示， Quartus II 軟件用來進行所有新的設計。 MAX+PLUS II 軟件適用于已經(jīng)做過的設計，對于新設計不推薦使用。 Quartus II軟件目前包括一個 MAX+PLUS II 用戶界面設置，用戶能夠輕松的從 MAX+PLUS II 軟件轉(zhuǎn)換到 Quartus II。 Quartus II 是本設計所應用的核心工具， 提供從設計 輸入到器件編程的全部功能， 用來完成 DDS 的核心部分的設計與仿真，支持 Altera 最新的 FPGA 和 CPLD 和幾乎所有老的器件系列 [5]。 Quartus II 可以產(chǎn)生并識別 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog HDL網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動運行其他 EDA 工具。 利用 Quartus II 軟件的開發(fā)流程可概括為以下幾步，如圖 所示： ① 設計輸入 設計輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式。 HDL設計方式是現(xiàn)今設計大規(guī) 模數(shù)字集成電路的良好形式，除 IEEE 標準中 VHDL 與 Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語言，如 Quartus 下的 AHDL。 通常， FPGA 廠商軟件與第三方軟件設有接口，可以把第三方設計文件導入進行處理。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進行布局布線，布局布線后，可再將生成的相應文件交給第三方進行后續(xù)處理。 ② 設計綜合 綜合，就是針對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優(yōu)化處理，獲得一 個能滿足上述要求的電路設計方案。也就是是說，被綜合的文件是 HDL 文件（或相應文件等），綜合的依據(jù)是邏輯設計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預期的功能和約束條件。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設計目標的優(yōu)化過程，最后獲得的結(jié)構與綜合器的工作性能有關。 ③ 仿真驗證 從廣義上講，設計驗證包括功能與時序仿真和電路驗證。仿真是指使用設計軟件包對 輸 入 原 理 圖/VHDL 代碼 設計綜合 功能仿真 及 波形分析 行為 仿真 驗證 轉(zhuǎn)換映射 FPGA 配置 時序分析 編程下載 /配置 和硬件測試 圖 Quartus II 軟件設計開發(fā)流程圖 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 9 已實現(xiàn)的設計進行完整測試，模擬實際物理環(huán)境下的 工作情況。前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能否滿足原設計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關的器件延遲、連線延時等時序參數(shù)，并在此基礎上進行的仿真稱為后仿真，它是接近真實器件運行的仿真。 ④ 設計實現(xiàn) 實現(xiàn)可理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行連線，并產(chǎn)生相應文件（如配置文件與相關報告）。 在實現(xiàn)過程中可以進行選項設置。因其支持增量設計，可以使其重復多 次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達到設計目標。在實現(xiàn)過程中應設置默認配置的下載形式，以使后續(xù)位流下載正常。 ⑤ 時序分析 在設計實現(xiàn)過程中，在映射后需要對一個設計的實際功能塊的延時和估計的布線延時進行時序分析；而在布局布線后，也要對實際布局布線的功能塊延時和實際布線延時進行靜態(tài)時序分析。從某種程序來講，靜態(tài)時序分析可以說是整個 FPGA 設計中最重要的步驟，它允許設計者詳盡地分析所有關鍵路徑并得出一個有次序的報告，而且報告中含有其它調(diào)試信息，比如每個網(wǎng)絡節(jié)點的扇出或容性負載等。靜態(tài)時序分析器可 以用來檢查設計的邏輯和時序，以便計算各性能，識別可靠的蹤跡，檢測建立和保持時間的配合，時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。 ⑥ 下載驗證 下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA 芯片中，也叫芯片配置。 FPGA 設計有兩種配置形式：直接由計算機經(jīng)過專用下載電纜進行配置；由外圍配置芯片進行上電時自動配置。 [6] 將位流文件下載到 FPGA 器件內(nèi)部后進行實際器件的物理測試即為電路驗證，當?shù)玫秸_的驗證結(jié)果后就證明了設計的正確性。電路驗證對 FPGA 投片生產(chǎn)具有較大意義。 基 本 DDS 結(jié)構的 VHDL 描述如下： DDSC： DDS 主模塊 library IEEE。 use 。 use 。 use 。 entity ddsc is DDS 主模塊 generic( freq_width : integer := 8。 輸入頻率字位 寬 adder_width : integer := 8。 累加器位寬 romad_width : integer := 8。 正弦 ROM 表地址位寬 rom_d_width : integer := 8)。 正弦 ROM 表數(shù)據(jù)位寬 port( clk: in std_logic。 DDS 合成時鐘 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 10 freqin: in std_logic_vector (freq_width1 downto 0)。 頻率字輸入 ddsout: out std_logic_vector(rom_d_width1 downto 0))。 DDS 輸出 end entity ddsc。 architecture behave of ddsc is signal acc : std_logic_vector(adder_width1 downto 0)。 signal romaddr : std_logic_vector(romad_width1 downto 0)。 signal freqw : std_logic_vector(freq_width1 downto 0)。 begin process (clk) begin if(clk39。event and clk = 39。139。) then freqw = freqin。 頻率字輸入同步 acc = acc + freqw。 相位累加器 end if。 end process。 romaddr =acc(adder_width1 downto 0)。 sinrom sim_rom : lpm_rom LPM_rom 調(diào)用 generic map (lpm_width = rom_d_width, lpm_widthad = romad_width, lpm_address_control = UNREGISTERED, lpm_outdate = REGISTERED, lpm_file = ) 指向 rom 文件 PORT MAP ( outclock = clk,address = romaddr,q = ddsout )。 end architecture behave。 這段程序中的正弦 ROM 查找表是采用了 Altera 的 LPM_ROM 模塊，所以該程序必須在 Altera 含有 EAB（嵌入式陣列塊）的器件上使用，如 FLEX10K 系列，也可以經(jīng)過適當?shù)霓D(zhuǎn)化，在其他 FPGA 上實現(xiàn)時，使用其他 FPGA 廠家的 ROM 模塊。 “ ”是正弦 ROM 中的值，放置幅度－相位的查表 值。 在上面的程序中大量使用了 generic語句，是為了便于在 DDS主模塊調(diào)用時更改設計，并放大使 VHDL 程序便于閱讀。 在 Quartus II 編譯環(huán)境中，設計的累加器模塊如圖 所示。 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 11 a d d e r _ w id t h 8r o m a d _ w id t h 8r o m _ d _ w id t h 8P a r a m e t e r V a lu ec lks e l[ 3 . . 0 ]d d s o u t [ ro m _ d _ w id t h 1 . . 0 ]le d o u t [ 3 . . 0 ]d d s cin s t 圖 相位累加器模塊 下面給出一個實際的正弦信號發(fā)生器的源程序 ,調(diào)用了 DDS 主模塊。 簡易頻率合成器 DDS(10bit 頻率字 ,1024 points 10bit out) library ieee。 use 。 entity ddsall is port( sysclk : in std_logic。 系統(tǒng)時鐘 ddsout : out std_logic_vector(9 downto 0)。 DDS 輸出 fpin : in std_logic_vector(9 downto 0))。 end ddsall。 architecture behave of ddsall is ponent ddsc is generic( freq_width : integer := 10。 輸入頻率字位寬 adder_width : integer := 10。 累加器位寬 romad_width : integer := 10。 正弦 ROM 表地址位寬 port(clk:in std_logic。 DDS 合成時鐘 freqin:in std_logic_vector(freq_width1 downto 0)。 頻率字輸入 ddsout:out std_logic_vector(rom_d_width1 downto 0))。 DDS 輸出 end ponent ddsc。 signal clk : std_logic。 signal freqind : std_logic_vector(9 downto 0)。 頻率字 begin i_ddsc : ddsc 例化 DDSC port map(clk = clk,ddsout = ddsout,freqin = freqind)。 clk = sysclk。 process(sysclk) begin if(sysclk39。event and sysclk = 39。139。) then freqind(9 downto 0) = fpin。 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 12 end if。 end process。 end behave。 基于 FPGA 的 ROM 查找表 FPGA 的結(jié)構是由基于半定制門陳列的設計思想而得到的。從本質(zhì)上講 , FPGA 是一種比半定制還方便的 ASIC 設計技術。 FPGA 的結(jié)構主要分為三部分 : 可編程邏輯塊、可編程IO 模塊、可編程內(nèi)部連線。 查找表型 FPGA的可編程邏輯單元是由功能為查找表的 SRAM構成邏輯函數(shù) 發(fā)生器 , 實現(xiàn)與其它功能塊的可編程連接。在此，選用 ACEX1K系列 EP1K30TC144的 FPGA作為目標芯片。 EP1K30芯片屬于 Altera公司的 ACEX系列，采用 ，密度達 100 000門，兼容 64bit， 66MHz的 PCI,并支持鎖相環(huán)電路。 ACEX1K采用查找表（ LUT）和嵌入式陣列塊（ EAB）想結(jié)合的結(jié)合的結(jié)構，可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個 EAB能提供 4 096比特的存儲空間，每個 LE包含四個輸入 LUT、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。合理運用進 位鏈能夠提高系統(tǒng)運行速度。 EP1K30TC144的最大系統(tǒng)門數(shù)為 119 000，它有 1 728個邏輯宏單元