【正文】 al acc : std_logic_vector(adder_width1 downto 0)。event and clk = 39。 相位累加器 end if。 end architecture behave。 在 Quartus II 編譯環(huán)境中，設(shè)計的累加器模塊如圖 所示。 entity ddsall is port( sysclk : in std_logic。 architecture behave of ddsall is ponent ddsc is generic( freq_width : integer := 10。 DDS 合成時鐘 freqin:in std_logic_vector(freq_width1 downto 0)。 signal freqind : std_logic_vector(9 downto 0)。event and sysclk = 39。 end process。 FPGA 的結(jié)構(gòu)主要分為三部分 : 可編程邏輯塊、可編程IO 模塊、可編程內(nèi)部連線。 ACEX1K采用查找表（ LUT）和嵌入式陣列塊（ EAB）想結(jié)合的結(jié)合的結(jié)構(gòu)，可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個 EAB能提供 4 096比特的存儲空間，每個 LE包含四個輸入 LUT、一個可編程的觸發(fā)器、進(jìn)位鏈和一個層疊鏈。本設(shè)計利用 LPM ROM核預(yù)置正弦查找表在 FPGA上 [4]。但是，點數(shù)太多時，用文本方式輸入可能有很多困難。 for(i=0。\n,i,(int)((s+1)*1023/2))。本設(shè)計中各參數(shù)設(shè)置如下： LPM_WIDTH =8； 圖 ROM 查找表 mif 文件配置 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 14 LPM_WIDTHAD=8； LPM_OUTDATA=”UNREGISTERED”； LPM_ADDRESS_CONTROL=UNREGISTERED； LPM_FILE=” 如果位寬為 10 位，則產(chǎn)生的 文件如下： width=10。 content begin 0:511。 4:524。 1021:502。 在 Quartus II 編譯環(huán)境中，產(chǎn)生的 ROM 查找表模塊如圖 所示 ad dre s s [7. .0]c lo c kq[ 7. .0]i_ romin s t2 實際上， DDS 還可以產(chǎn)生任意頻率的正弦信號發(fā)生器，可用來作任意波形發(fā)生器，只要改變 ROM 查找表中的數(shù)據(jù)就可以 實現(xiàn)，程序中介紹了正弦波形實現(xiàn)，直接頻率合成技術(shù)還有一個很重要的為了讓頻率發(fā)生器產(chǎn)生任意波形，從上面直接數(shù)字頻率合成的原理可知，其輸出波形取決于波形存儲器的數(shù)據(jù)。對經(jīng)常使用的定了“形”的數(shù)據(jù)，可將數(shù)據(jù)固化于 ROM 或存入非易失性 RAM 中，以便反復(fù)使用。 在自然界有很多無規(guī)律的現(xiàn)象，例如，雷電、地震及機(jī)器運(yùn)轉(zhuǎn)時產(chǎn)生的震動等現(xiàn)象都是無規(guī)律的，甚至不能再現(xiàn)。 考慮到 DDS 的輸出為 8 位數(shù)字量，工程要求的最高輸出頻率為 256KHz，因此可以直接利用 DAC0832 完成轉(zhuǎn)換。其主要參數(shù)如下：分辨率為8 位，轉(zhuǎn)換時間為 1μs ，滿量程誤差為 177。此后，當(dāng) /WR1 由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù) DB 的變化而變化 對第二級鎖 存來說，傳送控制信號 /XFER 和寫信號 /WR2 同時為低電平時，二級鎖存控制信號為高電平， 8 位的 DAC 寄存器的輸出隨輸入而變化，此后，當(dāng) /WR2 由低電平變高時，控制信號變?yōu)榈碗娖?，于是將輸入寄存器的信息鎖存到 DAC 寄存器中 。 (4)、 RFB ：反饋電阻引出端， DAC0832 內(nèi)部已經(jīng)有 反饋電阻，所以 RFB端可以直接接到外部運(yùn)算放大器 的輸出端，這樣相當(dāng)于將一個反饋電阻接在運(yùn)算放大 器的輸出端和輸入端之間 。 (7)、 AGND ：模擬量地，即模擬電路接地端 。在截止頻率附近，頻率響應(yīng)鈍化可能使這些濾波器在要求銳截止的地方不合要求。由于外部有源晶振的頻率為 ，故將 .scf 的 option 里的 Grid size 設(shè)置為 ，即周期差不多是,當(dāng)頻率輸入字為“ 0000000001”時，輸出二進(jìn)制數(shù)據(jù)應(yīng)該按照“ ”正弦查找表中的數(shù)據(jù)變化。 .tbl文件的基本結(jié)構(gòu)可分為四大部分，其中第三部分和第四部分是最關(guān)鍵的，可從中獲取仿真波形數(shù)據(jù)，并利用計算機(jī)高級語言處理這些數(shù)據(jù)，將其轉(zhuǎn)換為直觀的波形曲線。 圖 DDS 仿真結(jié)果窗 口 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 18 其他功能的設(shè)計 調(diào)頻、調(diào)幅及調(diào)相 調(diào)頻是根據(jù)調(diào)制信號，不斷地改變頻率控制字，使相位累加器的輸入數(shù)據(jù)中包含有調(diào)制信號的信息，并將其準(zhǔn)確地反應(yīng)到 DDS輸出頻率上；調(diào)相則是 根據(jù)調(diào)制信號改變相位 /幅值查找表的查詢地址，使輸出波形的相位發(fā)生相應(yīng)的變化；而 調(diào)幅是直接根據(jù)調(diào)制信號的大小，改變從 ROM中 輸出的幅值，使 得輸出信號的包絡(luò)隨調(diào)制信號改變。 頻率控制寄存器 相位累加器 調(diào)頻輸入 相位寄存器 相位 幅值 查 找表 調(diào)相輸入 調(diào)幅輸入 DAC LPF fclk fout 圖 調(diào)頻、調(diào)相及調(diào)幅框圖 圖 根據(jù) DDS 特性構(gòu)建其他波形 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 器件選擇及具體硬件電路 19 第 3 章 器件選擇及 具體硬件 電路 芯片的選擇與使用 FPGA芯片使用了 Altera公司的 EP1K30， EP1K30芯片屬于 Altera公司的 ACEX系列，采用 ，密度達(dá) 100 000門，兼容 64bit， 66MHz的 PCI,并支持鎖相環(huán)電路。 在 Quartus II 中 EP1K30 芯片使用 報告 如圖 所示。 嵌入式陣列和邏輯陣列結(jié)合而成的嵌入式門陣列的高性能和高密度特性，使得設(shè)計人員可在單個器件中實現(xiàn)一個完整的系統(tǒng)。由于重新配置要求少于320ms，因此可在系統(tǒng)工作時實時改變配置。 仿真系統(tǒng)主要采用了杭州康芯電子的 GW48CK 型 EDA 實驗開發(fā)系統(tǒng)，該 EDA 系統(tǒng)設(shè)有通用在系統(tǒng)編程下載 ASIC 器件，可對各大 PLD 供應(yīng)商各種現(xiàn)場配置的 CPLD/FPGA器件進(jìn)行識別、實驗或開發(fā)。 在圖的左下角。 在圖左上角，此接口對應(yīng)于主板上，有 1 個 32 腳的 DIP 座，在上面可以插 RAM，也可插 ROM（僅 GW48GK/PK 系統(tǒng)包含此接口）例如： RAM： 628128；ROM： 27C0 27C0 29C040 等。 3． VGA 視頻接口。 6． D/A 轉(zhuǎn)換接口。 注意， 結(jié)構(gòu)圖 中并不是所有電路模塊都可以同時使用，這是因為各模塊與目標(biāo)器件的 IO 接口有重合。 2. RAM/ROM 數(shù)據(jù)口 RAM。但 RAM/ROM可以與 D/A 轉(zhuǎn)換同時使用，盡管他們的數(shù)據(jù)口（ PIO2 2 2 2 2 2 31）是重合的。 8． 單片機(jī)接口。注意，對于 GW48CK 系統(tǒng)，只有 1 個， 連接方式是下方的PS/2 口。注意， RAM/ROM 的使能 CS1 由主系統(tǒng)左邊的撥碼開關(guān)“ 1”控制。此電路結(jié)構(gòu)可完成許多常規(guī)的實驗項目。 該實驗系統(tǒng)具有多種工作模式，選用帶有 D/A 轉(zhuǎn)換和低通濾波電路模式 5，此電路結(jié)構(gòu)有較強(qiáng)的功能，主要用于目標(biāo)器件與外界電路的接口設(shè)計實驗。采用的 FPGA 芯片為 ALTERA 公司的 EP1K30TC 1443。 Altera提供 EPC EPC EPC16和 EPC1441等配置用的 PROM器件，配置數(shù)據(jù)也能從系統(tǒng) RAM 和 BitBlaster 串行下載電纜或ByteBlasterMV并行下載電纜獲得。然而，典型的嵌入式宏功能模塊通圖 Quartus II 中 EP1K30 芯片使用報告 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 器件選擇及具體硬件電路 20 常是不能改變的，這就限制了設(shè)計人員的選擇。合理運(yùn)用進(jìn)位鏈能夠提高系統(tǒng)運(yùn)行速度。 其余波形的產(chǎn)生 相位累加器中的相位累加 值隨著時間呈線性變化， 包絡(luò)的形狀為鋸齒波，而頻率與設(shè)定的頻率控制字相對應(yīng)。 從圖 真結(jié)果中很難直觀地看出 DDS輸出正弦波的情況。 Quartus II的設(shè)計軟件中的 .tbl文件 是純文本文件，它包含了 .scf文件中的所有信息。 FPGA 部分仿真主要是觀察波形數(shù)據(jù)的值的輸出是否正確和值輸出的頻率是否和預(yù)置的頻率控制字相對應(yīng)，仿真部分波形如圖 所示。 低通濾波輸出電路 D/A 輸出后， 低通濾波器用于衰減和濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。 圖 DAC0832 VREF端與 D/A 內(nèi)部 T 形電阻網(wǎng)絡(luò)相連 。 (2)、 IOUT1 ：模擬電流輸出端 1，當(dāng) DAC 寄存器中數(shù) 據(jù)全為 1 時，輸出電流最大，當(dāng) DAC 寄存器中數(shù)據(jù)全 為 0 時，輸出電流為 0。從圖 11 中可見，在 DAC0832 中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為 ILE，第二級鎖存器稱為 DAC 寄存器，它的鎖存信號也稱為通道控制信號 /XFER。能完成數(shù)字量輸入到模擬量 (電流 )輸出的轉(zhuǎn)換。過去只能采用很復(fù)雜的方法實現(xiàn)，現(xiàn)在采用任意波形發(fā)生器則方便的多。 (3) 折線法 對于任意波形可以用若干線段來逼近，只要知道每一段的起點和終點的坐標(biāo)位置（ X1Y1和 X2Y2）就可以按照下式計算波形各點的數(shù)據(jù) Yi＝ Y1+X1X2 12 YY ?(XiX1) (4) 作圖法 在計算機(jī)顯示器上移動光標(biāo)作圖，生成所需波形數(shù)據(jù)，將次數(shù)據(jù)送入 RAM。目前有以下幾種方法 [7]。 1023:508。 …… …… …… 1019:495。 2:517。 address_radix=dec。 生成 文件，再加上下面的頭部說明即可，其中 sin 為產(chǎn)生的 DOS 下可執(zhí)行文件名。i++) { s = sin(atan(1)*8*i/1024)。 下面是用 Turbo C在“ ”文件里產(chǎn)生 1024個點的正弦波數(shù)據(jù)的源程序： include include main( ) {int i。 配置查找表文件 ，如下圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 13 “ ”是正弦 ROM中的值，放置幅度－相位的查表值， 可由文本形式生成 ,也可由高級語言如 C語言生成 [11]。 EP1K30TC144的最大系統(tǒng)門數(shù)為 119 000，它有 1 728個邏輯宏單元和五個嵌入式陣列塊，最大可提供 2Kbde ROM/RAM位，因而可完全滿足 DDS的設(shè)計要求。在此，選用 ACEX1K系列 EP1K30TC144的 FPGA作為目標(biāo)芯片。 基于 FPGA 的 ROM 查找表 FPGA 的結(jié)構(gòu)是由基于半定制門陳列的設(shè)計思想而得到的。) then freqind(9 downto 0) = fpin。 clk = sysclk。 DDS 輸出 end ponent ddsc。 累加器位寬 romad_width : integer := 10。 DDS 輸出 fpin : in std_logic_vector(9 downto 0))。 簡易頻率合成器 DDS(10bit 頻率字 ,1024 points 10bit out) library ieee。 “ ”是正弦 ROM 中的值，放置幅度－相位的查表 值。 romaddr =acc(adder_width1 downto 0)。) then freqw = freqin。 signal freqw : std_logic_vector(freq_width1 downto 0)。 頻率字輸入 ddsout: out std_logic_vector(rom_d_width1 downto 0))。 累加器位寬 romad_width : integer := 8。 use 。 [6] 將位流文件下載到 FPGA 器件內(nèi)部后進(jìn)行實際器件的物理測試即為電路驗證，當(dāng)?shù)玫秸_的驗證結(jié)果后就證明了設(shè)計的正確性。從某種程序來講，靜態(tài)時序分析可以說是整個 FPGA 設(shè)計中最重要的步驟，它允許設(shè)計者詳盡地分析所有關(guān)鍵路徑并得出一個有次序的報告，而且報告中含有其它調(diào)試信息，比如每個網(wǎng)絡(luò)節(jié)點的扇出或容性負(fù)載等。 在實現(xiàn)過程中可以進(jìn)行選項設(shè)置。 ③ 仿真驗證 從廣義上講，設(shè)計驗證包括