【正文】 1．當使用 RAM/ROM 時，數(shù)碼管 8 共 6 各數(shù)碼管不能同時使用，這時，如果有必要使用更多的顯示，必須使用以下介紹的掃描顯示電路。 4．兩個 PS/2 鍵盤接口。 8 個鍵控信號以高低電平方式向目標芯片輸入。 設計 硬件連接電路 圖 硬件連接系統(tǒng)主要基于杭州康芯電子的 GW48CK 型 EDA 實驗開發(fā)實驗箱，該 EDA系統(tǒng)設有通用在系統(tǒng)編程下載 ASIC 器件，可對各大 PLD 供應商各種現(xiàn)場配置的CPLD/FPGA 器件進行識別、實驗或開發(fā)。 因為 ACEX1K芯片是嵌入式的可編程邏輯器件，與標準門陣列相比，嵌入式門陣列通過在硅片中嵌入邏輯塊的方法來減少死區(qū)，提高速度。因此，在頻率控制字寄存器與相位累加器之間插入一個加法器調(diào)頻，在相位寄存器與相位 /幅值查找表之間插入一個加法器實現(xiàn)調(diào)相，而在相位 /幅值查找表之后插入一個乘法器實現(xiàn)調(diào)幅，如圖 。 仿真在這里是由 Quartus II 開發(fā)工具直接提供（當然也可以使用第三方的專業(yè)仿真工具），運行仿真，得到的結(jié)果跟理論的結(jié)果幾乎一樣，因此，可以確定整個 FPGA 部分電路可以正常運行。 (8)、 DGND ：數(shù)字量地 。 圖 中其余各引腳的功能定義如下： 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 16 (1)、 DI7～ DI0 ： 8 位的數(shù)據(jù)輸入端， DI7為最高位。 DAC0832 是雙列直插式 8 位 D/A 轉(zhuǎn)換器。 圖 ROM 查找表模塊 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 15 (2) 數(shù)學方程法 對能用數(shù)學方程描述的波形，先將其方程（算法）存入計算機，在使用時輸入方程中的有關參數(shù)，計算機經(jīng)過運算，提供波形數(shù)據(jù)。 1022:505。 1:514。 } } 把上述 C 程序編譯成程序后，在 DOS 命令行下執(zhí)行： sin 。因此，應當用 C語言描述正弦方程式，最后再將其 轉(zhuǎn)化為所需的 mif文件。合理運用進 位鏈能夠提高系統(tǒng)運行速度。 end behave。 頻率字 begin i_ddsc : ddsc 例化 DDSC port map(clk = clk,ddsout = ddsout,freqin = freqind)。 輸入頻率字位寬 adder_width : integer := 10。 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 11 a d d e r _ w id t h 8r o m a d _ w id t h 8r o m _ d _ w id t h 8P a r a m e t e r V a lu ec lks e l[ 3 . . 0 ]d d s o u t [ ro m _ d _ w id t h 1 . . 0 ]le d o u t [ 3 . . 0 ]d d s cin s t 圖 相位累加器模塊 下面給出一個實際的正弦信號發(fā)生器的源程序 ,調(diào)用了 DDS 主模塊。 end process。 signal romaddr : std_logic_vector(romad_width1 downto 0)。 輸入頻率字位 寬 adder_width : integer := 8。 FPGA 設計有兩種配置形式：直接由計算機經(jīng)過專用下載電纜進行配置；由外圍配置芯片進行上電時自動配置。 ④ 設計實現(xiàn) 實現(xiàn)可理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行連線，并產(chǎn)生相應文件（如配置文件與相關報告）。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進行布局布線，布局布線后，可再將生成的相應文件交給第三方進行后續(xù)處理。 圖 Quartus II 開始向?qū)Ы缑? 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 8 Quartus II 軟件 是 Altera 公司新一代 PLD 開發(fā)軟件，適合大規(guī)模 FPGA 的開發(fā) ， 支持Altera 最新的 FPGA 和 CPLD，其向?qū)Ы缑嫒鐖D 所示， Quartus II 軟件用來進行所有新的設計。因此，通過調(diào)節(jié)輸入時鐘頻率和位寬就可以合成出任意頻率的信號。 用基準時鐘 clk 進行抽樣，令正弦信號的相位： θ =2π foutt 在一個 clk 周期 Tclk，相位的變化量為： Δθ =2π fout 模擬部分包括 D/A 轉(zhuǎn)換器和低通濾波器， D/A 轉(zhuǎn)換器作用是將合成的數(shù)字信號轉(zhuǎn)換為模擬信號， D/A 轉(zhuǎn)換器輸出的模擬鋸齒信號再經(jīng)過低通濾波產(chǎn)生平滑的正弦信號。 相位累加器是整個 DDS 的核心，它由 N 位加法器和 N 位相位寄存器級聯(lián)構(gòu)成，類似一個簡單的加法器，完成相位累加 的功能。 采用 FPGA 來實現(xiàn) ,能讓我們熟悉可編程器件的選擇，而且 熟悉硬件描述編程語言 VHDL（ Very High Speed Integrated Circuit Hardware Description Language）和相關的 軟件 開發(fā)環(huán)境。隨著大規(guī)模集成電路和微型計算機技術的迅速發(fā)展，新的高速器件不斷出現(xiàn)， DDS 的應用前景是十分廣泛的。 DDS 輸出頻率的分辨率和頻點數(shù)隨著相位累加器位數(shù)的增加而成指數(shù)增長，分辨率可以達到很高。近 30年間，隨著集成電路技術和器件水平的提高，直接數(shù)字頻率合成技術 DDS（ Direct Digital Frequency Synthesizer） 得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術中的佼佼者 [1]。事實上，只要合理優(yōu)化設計合成器方案，有效控制數(shù)字器件引入的噪聲，數(shù)字鎖相頻率合成器的相位噪聲完全可以做得很低。 數(shù)字鎖相頻率合成器是以數(shù)字鎖相環(huán)為基礎構(gòu)成的鎖相頻率合成器。 間接式（鎖相式）頻率合成器有模擬和數(shù)字兩種，分別為模擬間接式頻率合器和數(shù)字間接式頻率合成器。 頻率合成器一般可分為直接式、間接式（鎖相式）、直接數(shù)字式 。直接數(shù)字頻率合成器（ Direct Digital Synthesizer） 是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術?；谶@個原理制成的頻率源稱為頻率合成器(Frequeney Synthesizer)。 主要缺點有 頻率范圍有限、頻率間隔不能太多、采用的大量倍頻器、分頻器和混頻器等，增大了輸出信號的噪聲以及設備龐大，造價較高等。鎖頻環(huán)頻率合成器提供了另一種間接頻率合成方法。具有鑒頻功能的數(shù)字鑒相青島大學本科生畢業(yè)論文 (設計 ) 緒論 3 器輸出與頻率有關的誤差電壓經(jīng)放大、濾波，使 VCO的頻率達到鎖定。這種方法的優(yōu)點是結(jié)構(gòu)簡單，輸出頻率純度高，易于得到大量的離散頻率，雖然鎖相環(huán)頻率合成技術發(fā)展非?？?，應用也很廣泛，但其頻率轉(zhuǎn)換速度不快，分辨率低，電路和微機控制復雜。其特點是計算機參與頻率合成，把一系列數(shù)字量形式的信號通過數(shù)模器轉(zhuǎn)換成模擬量形式的信號，在時域中進行頻率合成。（ 5） 頻率、相位和幅度 均可實現(xiàn)程序控制，輸出 頻率的穩(wěn)定度與系統(tǒng)的時鐘穩(wěn)定度相同 。而利用 可編程邏輯門陣列FPGA（ Field Programmable Logic Gate Array） 則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。幅度 /相位轉(zhuǎn)換電路實質(zhì)上是一個波形寄存器，以供查表使用。將相位累加器輸出的相位數(shù)據(jù)作為取樣地址，來尋找正弦 ROM 表進行相位到幅度的變換，輸出不同的幅度編碼。 相位累加器是實現(xiàn) DDS 的核心，它由一個 8 位字長（可自定義）的二進制加法器和一個固定時鐘脈沖取樣的 8 位（可自定義）相位寄存器組成。 顯然， 信號發(fā)生器的輸出可描述為： Sout=Asin（θ k1+Δθ） =Asin[2π 頻率分辨率可用頻率輸入值步進一個最小間隔對應的頻率輸出變化量來衡量： fout=fclk /2N=750KHz /1024=750Hz，DDS 的頻率輸入字 BΔθ 的計算： BΔθ =2N 利用 Quartus II 軟件的開發(fā)流程可概括為以下幾步，如圖 所示： ① 設計輸入 設計輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式。 ③ 仿真驗證 從廣義上講，設計驗證包括功能與時序仿真和電路驗證。從某種程序來講，靜態(tài)時序分析可以說是整個 FPGA 設計中最重要的步驟，它允許設計者詳盡地分析所有關鍵路徑并得出一個有次序的報告，而且報告中含有其它調(diào)試信息，比如每個網(wǎng)絡節(jié)點的扇出或容性負載等。 use 。 頻率字輸入 ddsout: out std_logic_vector(rom_d_width1 downto 0))。) then freqw = freqin。 “ ”是正弦 ROM 中的值，放置幅度－相位的查表 值。 DDS 輸出 fpin : in std_logic_vector(9 downto 0))。 DDS 輸出 end ponent ddsc。) then freqind(9 downto 0) = fpin。在此，選用 ACEX1K系列 EP1K30TC144的 FPGA作為目標芯片。 配置查找表文件 ，如下圖 青島大學本科生畢業(yè)論文 (設計 ) 系統(tǒng)電路的原理及設計 13 “ ”是正弦 ROM中的值，放置幅度－相位的查表值， 可由文本形式生成 ,也可由高級語言如 C語言生成 [11]。i++) { s = sin(atan(1)*8*i/1024)。 address_radix=dec。 …… …… …… 1019:495。目前有以下幾種方法 [7]。過去只能采用很復雜的方法實現(xiàn)，現(xiàn)在采用任意波形發(fā)生器則方便的多。從圖 11 中可見，在 DAC0832 中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為 ILE，第二級鎖存器稱為 DAC 寄存器，它的鎖存信號也稱為通道控制信號 /XFER。 圖 DAC0832 VREF端與 D/A 內(nèi)部 T 形電阻網(wǎng)絡相連 。 FPGA 部分仿真主要是觀察波形數(shù)據(jù)的值的輸出是否正確和值輸出的頻率是否和預置的頻率控制字相對應，仿真部分波形如圖 所示。 從圖 真結(jié)果中很難直觀地看出 DDS輸出正弦波的情況。合理運用進位鏈能夠提高系統(tǒng)運行速度。 Altera提供 EPC EPC EPC16和 EPC1441等配置用的 PROM器件，配置數(shù)據(jù)也能從系統(tǒng) RAM 和 BitBlaster 串行下載電纜或ByteBlasterMV并行下載電纜獲得。 該實驗系統(tǒng)具有多種工作模式，選用帶有 D/A 轉(zhuǎn)換和低通濾波電路模式 5，此電路結(jié)構(gòu)有較強的功能，主要用于目標器件與外界電路的接口設計實驗。注意， RAM/ROM 的使能 CS1 由主系統(tǒng)左邊的撥碼開關“ 1”控制。 8． 單片機接口。 2. RAM/ROM 數(shù)據(jù)口 RAM。 6． D/A 轉(zhuǎn)換接口。 在圖左上角，此接口對應于主板上，有 1 個 32 腳的 DIP 座，在上面可以插 RAM，也可插 ROM（僅 GW48GK/PK 系統(tǒng)包含此接口）例如： RAM： 628128；ROM： 27C0 27C0 29C040 等。 仿真系統(tǒng)主要采用了杭州康芯電子的 GW48CK 型 EDA 實驗開發(fā)系統(tǒng)，該 EDA 系統(tǒng)設有通用在系統(tǒng)編程下載 ASIC 器件，可對各大 PLD 供應商各種現(xiàn)場配置的 CPLD/FPGA器件進行識別、實驗或開發(fā)。 嵌入式陣列和邏輯陣列結(jié)合而成的嵌入式門陣列的高性能和高密度特性，使得設計人員可在單個器件中實現(xiàn)一個完整的系統(tǒng)。 頻率控制寄存器 相位累加器 調(diào)頻輸入 相位寄存器 相位 幅值 查 找表 調(diào)相輸入 調(diào)幅輸入 DAC LPF fclk fout 圖 調(diào)頻、調(diào)相及調(diào)幅框圖 圖 根據(jù) DDS 特性構(gòu)建其他波形 青島大學本科生畢業(yè)論文 (設計 ) 器件選擇及具體硬件電路 19 第 3 章 器件選擇及 具體硬件 電路 芯片的選擇與使用 FPGA芯片使用了 Altera公司的 EP1K30， EP1K30芯片屬于 Altera公司的 ACEX系列，采用 ，密度達 100 000門，兼容 64bit， 66MHz的 PCI,并支持鎖相環(huán)電路。 .tbl文件的基本結(jié)構(gòu)可分為四大部分，其中第三部分和第四部分是最關鍵的，可從中獲取仿真波形數(shù)據(jù)，并利用計算機高級語言處理這些數(shù)據(jù)