【正文】 數(shù) 字鑒相器和可編程數(shù)字分頻器是數(shù)字鎖相頻率合成器有別于模擬鎖相頻率合成器的主要特征。利用可編程分頻器，使被合成的頻率都有合適的分頻比，可得到頻率間隔相等的頻率。除了鑒相是在參考頻率及 VCO的分諧波頻率下完成外，這一鎖相環(huán)的工作原理與模擬環(huán)路鎖相振蕩源的工作原理類似。用數(shù)字指令改變分頻比以完成頻率切換。具有鑒頻功能的數(shù)字鑒相青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 緒論 3 器輸出與頻率有關(guān)的誤差電壓經(jīng)放大、濾波，使 VCO的頻率達到鎖定。有些情況下，為了縮短頻率切換時間，需要外加輔助擴捕電路。由于使用了數(shù)字器件，數(shù)字鎖相頻率合成器的帶內(nèi)相位噪聲受鑒頻 /鑒相器、數(shù) 字分頻器、參考源、環(huán)路放大器等多項累積噪聲的限制，所以數(shù)字鎖相頻率合成器的相噪性能比模擬頻率合成器的要差，一般被認為應(yīng)用于對相噪要求不很高的場合。事實上，只要合理優(yōu)化設(shè)計合成器方案，有效控制數(shù)字器件引入的噪聲，數(shù)字鎖相頻率合成器的相位噪聲完全可以做得很低。 總的來說， 鎖相頻率合成法基于鎖相環(huán)路的同步原理，是從一個高準確度、高穩(wěn)定度的參考晶體振蕩器綜合出大量離散頻率的一種技術(shù)。它由基準頻率產(chǎn)生器提供一個高穩(wěn)定度的參考頻率，鎖相環(huán)路利用其良好的窄帶跟蹤特性，使頻率準確的鎖定在參考頻率或其N 次諧波頻率上。當鎖相環(huán) 路 (PLL)達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則壓控振蕩器的輸出信號頻率與輸入信號頻率相等，它們之間的相位差為一常值。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。這種方法的優(yōu)點是結(jié)構(gòu)簡單，輸出頻率純度高，易于得到大量的離散頻率，雖然鎖相環(huán)頻率合成技術(shù)發(fā)展非?？?，應(yīng)用也很廣泛，但其頻率轉(zhuǎn)換速度不快，分辨率低，電路和微機控制復(fù)雜。 直接數(shù)字頻率合成技術(shù)是一種新的頻率合成方法， 上世紀七十年代初由美國學(xué)者， ， 是頻率合成技術(shù)的一次革命 。 直接數(shù)字頻率合成技術(shù) 是 全數(shù)字技 術(shù) 從相位概念出發(fā)直接合成所需波形的頻率合成方法。近 30年間，隨著集成電路技術(shù)和器件水平的提高，直接數(shù)字頻率合成技術(shù) DDS（ Direct Digital Frequency Synthesizer） 得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的佼佼者 [1]。 直接數(shù)字頻率合成器的基本優(yōu)點是在微處理器的控制下，能夠準確而快捷地調(diào)節(jié)輸出 信號的頻率、相位和幅度。 由于應(yīng)用全數(shù)字的大規(guī)模集成技術(shù)，除了 具有體積小、價格低、頻率分辨率高、快速換頻，易于智能控制等突出特點 此外，DDS還具有 頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點。這些特點使新出現(xiàn)的 DDS技術(shù)已經(jīng)成為 頻率合成技術(shù)的理想的解決方案之一。 課題 研究意義 直接數(shù)字頻率合成技術(shù)是近年來發(fā)展起來的一種新的頻率合成技術(shù)，他是將先進的數(shù)字處理理論與方法引入信號合成領(lǐng)域的一項新的技術(shù)， 標志 著合成 技術(shù)進入第三代（第一代是直接頻率合成技術(shù)，第二代是鎖相環(huán)頻率合成技術(shù)，第三代是直接數(shù)字頻率合成技術(shù)）。其特點是計算機參與頻率合成，把一系列數(shù)字量形式的信號通過數(shù)模器轉(zhuǎn)換成模擬量形式的信號，在時域中進行頻率合成。直接數(shù)字式頻率合成的優(yōu)點 是： （ 1） 轉(zhuǎn)換頻率的時間短（可達 ns 級）， 直接數(shù)字頻率合成 是一個開環(huán)系統(tǒng)，其頻率 轉(zhuǎn)換時間主要由頻率控制字狀態(tài)改變所需的時間及各電路的延遲時間 所決定，轉(zhuǎn)換時間很短。（ 2）頻率分辨率高，頻點數(shù)多。 DDS 輸出頻率的分辨率和頻點數(shù)隨著相位累加器位數(shù)的增加而成指數(shù)增長，分辨率可以達到很高。（ 3）相位連續(xù)。 DDS 在改變頻率時只需改變頻率控制字（即累加器累加步長），而不需要改變原有的累加值，故改變頻率時相位時連續(xù)的。青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 緒論 4 （ 4）相位噪音小。 DDS 相位噪音主要取決于參考源的相位噪音。（ 5） 頻率、相位和幅度 均可實現(xiàn)程序控制，輸出 頻率的穩(wěn)定度與系統(tǒng)的時鐘穩(wěn)定度相同 。 高集成度 、高速和高可靠性是 FPGA 最明顯的特點，其時鐘延遲可達納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。 更主要的是，由于 能 與計算機緊密的結(jié)合在一起，故可充分發(fā)揮軟件的作用。隨著大規(guī)模集成電路和微型計算機技術(shù)的迅速發(fā)展，新的高速器件不斷出現(xiàn)， DDS 的應(yīng)用前景是十分廣泛的。 在現(xiàn)代通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用越來越廣泛，在數(shù)字化的調(diào)制解調(diào)模塊中， DDS 取代了 VCO（模擬的壓控振蕩器）而被大量應(yīng)用 。 同時， 高速集成電路的發(fā)展進一步改善了 DDS 的性能，它與傳統(tǒng)技術(shù)相結(jié)合組成的各種混合設(shè)計方案將頻率源的性能提升到了一個新的水平，因此，未來的 DDS 不僅可應(yīng)用于需要使用信號源的傳統(tǒng)領(lǐng)域，而且也必將開拓出許多新的應(yīng)用領(lǐng)域。 目前市場上性能優(yōu)良的 DDS 產(chǎn)品不斷推出 ， 主要有 Qualm、 AD、 Sciteg 和 Stanford等公司單片電路 。 雖然 這些 專用 DDS 芯片的功能也比較多， 他們的輸出頻率高、輸出波形好， 但控制方式卻是固定的，因此不一定是我們所需要的。而利用 可編程邏輯門陣列FPGA（ Field Programmable Logic Gate Array） 則可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。就合成信號質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA也能輸出較高質(zhì)量的信號，雖然達不到專用 DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi)。 [2] 對于本次設(shè)計， 采用 FPGA 設(shè)計的 DDS 電路，充分發(fā)揮了 FPGA 系統(tǒng)可編程的優(yōu)點，可以通過軟件靈活改變相關(guān)參數(shù)， 設(shè)計出的 DDS 功能靈活，而且盡可能的留下擴展的空間， 因為只要改變 FPGA 中存儲數(shù)據(jù)，就可以產(chǎn)生所需波形。 采用 FPGA 來實現(xiàn) ,能讓我們熟悉可編程器件的選擇，而且 熟悉硬件描述編程語言 VHDL（ Very High Speed Integrated Circuit Hardware Description Language）和相關(guān)的 軟件 開發(fā)環(huán)境。 設(shè)計任務(wù) 要求設(shè)計 基于 FPGA 的直接數(shù)字頻率合成系統(tǒng)。設(shè)計目標為：可以實現(xiàn)穩(wěn)定的正弦波輸出，輸出最高頻率 256KHz，且頻率可調(diào)，控制字由鍵盤輸入。 設(shè)計原理 及思路 DDS 主要 由按鍵輸入 部分、 輸入 及 控制、 相位累加器、幅度 /相位轉(zhuǎn)換電路、 D/A 轉(zhuǎn)換器和低通 濾波器（ LPF） 組成 。輸入控制電路負責采集頻率字， 相位累加器由 N 位全加器和 N 位累加寄存器級聯(lián)而成，對代表頻率的 2 進制碼進行累加運算，是典型的反饋電路，產(chǎn)生累加結(jié)果。幅度 /相位轉(zhuǎn)換電路實質(zhì)上是一個波形寄存器，以供查表使用。讀出青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 緒論 5 的數(shù)據(jù)送入 D/A 轉(zhuǎn)換器和低通濾波器。 DDS 工作過程 首先由鍵盤輸入所需頻率的頻率控制字，經(jīng)過 FPGA 控制轉(zhuǎn)換后，送至數(shù)碼管顯示，同時控制字信號送至下一級的相位累加器。 相位累加器是整個 DDS 的核心，它由 N 位加法器和 N 位相位寄存器級聯(lián)構(gòu)成，類似一個簡單的加法器，完成相位累加 的功能。每來一個時鐘脈沖，加法器就將輸入的 N 位頻率字與相位寄存器輸出的累加相位數(shù)據(jù)相加，然后將相加后的結(jié)果送至相位寄存器的輸入端，相位寄存器就在下一個時鐘到來后產(chǎn)生的新相位數(shù)據(jù)反饋到相位累加器的輸入端，以使加法器在時鐘的作用下繼續(xù)將相位數(shù)據(jù)與輸入的頻率字相加。當相位累加器累加滿量時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率就是 DDS 的合成信號頻率。 同步寄存器的使用是為了當輸入的頻率字改變時不會干擾相位累加器的正常工作。 正弦 ROM 查找表的作用是完成相位 — 幅度 的查表轉(zhuǎn)換。將相位累加器輸出的相位數(shù)據(jù)作為取樣地址，來尋找正弦 ROM 表進行相位到幅度的變換，輸出不同的幅度編碼。再經(jīng) D/A 轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過低通濾波器對階梯波進行平滑處理， 衰減和濾除不需要的取樣分量 ，得到由輸入頻率字決定的連續(xù)變化的輸出正弦波。 系統(tǒng)時鐘由一個高穩(wěn)定度的晶體振蕩器產(chǎn)生，用來同步整個合成器的各組成部分。 模擬部分包括 D/A 轉(zhuǎn)換器和低通濾波器， D/A 轉(zhuǎn)換器作用是將合成的數(shù)字信號轉(zhuǎn)換為模擬信號， D/A 轉(zhuǎn)換器輸出的模擬鋸齒信號再經(jīng)過低通濾波產(chǎn)生平滑的正弦信號。 原理框圖 圖 DDS電路的基本工作原理框圖。 DDS 核心模塊 正弦查找表 同步寄存器 相位寄存器 低通濾波 相位 累加 D/A 轉(zhuǎn)換 模擬輸出 輸入控 制 數(shù)字輸入 LED 顯示 圖 DDS 工作原理框圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 6 第 2 章 DDS 系統(tǒng)電路的原理 及 設(shè)計 系統(tǒng)框圖 按照要求，整體 設(shè)計方案 如下 ：以 FPGA 芯片 ACEX1K 為核心，處理 由按鍵輸入 的頻率控制字， 送入數(shù)碼管顯示，同時將控制字信號送入累加器， ROM 查找表 將存在 ROM中的波形數(shù)據(jù)相應(yīng)輸出給 D/A 轉(zhuǎn)換器 DAC0832 完成數(shù)模轉(zhuǎn)換，繼而經(jīng)過低通濾波器進行濾波，從而得到純凈的正弦波。系統(tǒng)總體框圖如圖 所示。 具體實現(xiàn)原理分析和說 明 核心模塊 相位累加器 這一模塊是由 FPGA接受由鍵盤輸入的頻率控制字，送至相位累加器，完成相位累加的功能。 相位累加器是實現(xiàn) DDS 的核心，它由一個 8 位字長（可自定義）的二進制加法器和一個固定時鐘脈沖取樣的 8 位（可自定義）相位寄存器組成。 DDS 的基本原理是利用采樣定理，通過查表法產(chǎn)生波形，對于正弦信號發(fā)生器，其輸出的波形可以用下式來描述： Sout=Asinω t=Asin(2π foutt) 上式的表述對于時間 t 是連續(xù)變化的，式中 Sout 是指 輸出信號波形， fout 指輸出信號對應(yīng)的頻率。對上式進行離散化處理，以便能用數(shù)字邏輯實現(xiàn)。 用基準時鐘 clk 進行抽樣，令正弦信號的相位： θ =2π foutt 在一個 clk 周期 Tclk，相位的變化量為： Δθ =2π fout Tclk= 2π fout/ fclk 圖 DDS 總體設(shè)計框圖 按鍵輸入 控制字 FPGA ACEX1Ｋ 相位 累加器 波形存儲器 ＲＯＭ D/A 轉(zhuǎn)換 DAC0832 數(shù)碼管 顯示 低通 濾波 波形輸出 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 7 式中， fclk 為 clk 的頻率， 為了對信號進行數(shù)字量化，把信號切割成 2N份，由此每個clk 周期的相位增量用量化值來表述，則 BΔθ ≈ Δθ 2N /2π 且 BΔθ 為整數(shù)， 與 ?? 的表達式聯(lián)立，可得 BΔθ /2N =fout/ fclk ； BΔθ =2N fout/ fclk 由上式可知，相位增量量化值 BΔθ 與輸出頻率 fout 為線性關(guān)系。當系統(tǒng)時鐘 clk 的頻率 fclk為 2N時， BΔθ 就等于 fout。 顯然， 信號發(fā)生器的輸出可描述為： Sout=Asin（θ k1+Δθ） =Asin[2π (Bθ k1+BΔθ )]=Afsin(Bθ k1+BΔθ ) 其中 θ k1指前一個 clk 周期的相位值，同樣得出 Bθ k1≈ 2Nθ k1/2π 由上面的推導(dǎo)，可以看出，只要對相位的量化值進行簡單的累加運算 ，就可以得到正弦信號的當前相位值，而用于累加的相位增量量化值 BΔθ 決定了信號的輸出頻率 fout，并呈現(xiàn)簡單的線性關(guān)系。因此，通過調(diào)節(jié)輸入時鐘頻率和位寬就可以合成出任意頻率的信號。直接數(shù)字頻率合成器 DDS 就是根據(jù)上述原理而設(shè)計的數(shù)字控制頻率合成器。 [4] 由于受到 FPGA 芯片資源限制，所能達到的頻率不是很高，范圍也不是很廣。根據(jù)設(shè)計目標， 本設(shè)計中的系統(tǒng)時鐘采用 12MHz 晶振經(jīng)過 16 分頻得到 750KHz 的頻率信號， 當正弦信號采樣周期為 Tclk=1/fclk 時，每個采樣周期相應(yīng)的相位增量為 根據(jù) Nyquist 準則，DDS 允許輸出頻率最高為 fo=fclk/2。在實 際情況中受低通濾波器的限制，一般 fomax=40% fclk=300KHz，滿足系統(tǒng)要求的最高輸出頻率 256KHz 的要求 。 頻率分辨率可用頻率輸入值步進一個最小間隔對應(yīng)的頻率輸出變化量來衡量： fout=fclk /2N=750KHz /1024=750Hz，DDS 的頻率輸入字 BΔθ 的計算： BΔθ =2N fout/ fclk， 注意 BΔθ 要取整，有時會有誤差。 基于上面的討論，在 Quartus II 開發(fā)環(huán)境中 （圖 ） 實現(xiàn)相位累加器模塊。 圖 Quartus II 開始向?qū)Ы缑? 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 )