【正文】 能AIN1V C C1 0 KV R 1撥碼7撥碼6AIN0PIO8(23)(24)12 16272610CLOCK750KHZA021 +5Vref()ref(+)IN1IN06922257171415818192021EU1ADC0809PIO16PIO17PIO18PIO19PIO20PIO21PIO22PIO23PIO32PIO33PIO35PIO34msb21222324252627lsb28EOCADDAADDBADDCALEENABLESTART（撥碼 1 ： “RO M 使能 ON” 即將 CS1 接地）62 812 8(PIN 3 0VC C ,PIN3 A1 4,（撥碼 8 ： “ 濾波 1 ON ” 即連接濾波電容）濾波 11 0 3連接 PIO37 與 COM P ）（撥碼 5 ： “ 比較器 ON” 即7 . 2 KP I O 3 1P I O 2 9P I O 3 0P I O 2 8P I O 2 7P I O 2 6P I O 2 5P I O 2 4131415164D7D6D5D4D35 D26 D1D07P I O 3 7+55 1 p F C 2 7C O M PL M 3 1 1V C C1 0 K 1 2+ 1 24823T L 0 8 2 / 1A I N 0A O U T5 . 1 KR 7 2765T L 0 8 2 / 2841+ 1 2 1 2C O M ME U 2D A C 0 8 3 2118171032W R 1FB93211I O U T1I O U T212/ C SW R 2X FE RA G N DD G N DV R E F8V C C20V C CD1P I O 8D2D3D4D5D6D7D8P I O 9P I O 1 0P I O 1 1P I O 1 2P I O 1 5 P I O 1 4 P I O 1 3實(shí)驗(yàn)電路結(jié)構(gòu)圖SPEAKER揚(yáng)聲器12345678D 1 6 D 1 5 D 1 4 D 1 3 D 1 2 D 1 1 D 1 0 D9P I O 4 7 P I O 4 4P I O 4 3 P I O 4 0P I O 3 9 P I O 3 6P I O 3 5 P I O 3 2P I O 3 1 P I O 2 8P I O 2 7 P I O 2 4P I O 2 3 P I O 2 0P I O 1 9 P I O 1 6譯碼器譯碼器 譯碼器譯碼器 譯碼器譯碼器 譯碼器譯碼器P I O 1 5 P I O 8P I O 0P I O 1P I O 2P I O 3P I O 4P I O 5P I O 6P I O 7鍵 1鍵 2鍵 3鍵 4鍵 5鍵 6鍵 7鍵 8GNDVC CPIO4 9RA M/R OMA1 8/A1 9A1 8/A1 5/W EPIO2 6PIO2 5PIO2 4PIO3 2PIO3 3PIO3 4PIO3 5PIO3 6PIO3 7PIO3 8PIO3 9PIO1 4PIO4 7PIO1 0PIO4 8PIO9PIO4 6PIO4 5PIO1 1PIO1 2PIO1 3PIO1 5PIO3 1PIO3 0PIO2 9PIO2 8PIO2 73231302928272625242322212019181716151413121110987654321VC CGND2 7 0 8 02 7 0 4 02 7 0 2 02 7 0 1 02 7 5 1 22 7 2 5 62 7 6 46 2 8 1 2 86 2 2 5 66 2 6 4VC CA1 7/VC CW R/A1 4A1 3A8A9A1 1OEA1 0CS 1D7D6D5D4D3GNDD2D1D0A0A1A2A3A4A5A6A7A1 2A1 4(A15 )A1 6 圖 DDS 連接電路圖 青島大學(xué)本科生畢業(yè) 論文 (設(shè)計(jì) ) 實(shí)驗(yàn)及開發(fā)系統(tǒng) 21 第 4章 實(shí)驗(yàn) 及 開發(fā)系 統(tǒng) 實(shí)驗(yàn)開發(fā)系統(tǒng)的選擇 為了對(duì)設(shè)計(jì)的整個(gè)系統(tǒng)進(jìn)行驗(yàn)證，需要將 VHDL 程序與查找表下載到實(shí)際的 FPGA芯片進(jìn)行驗(yàn)證，并通過(guò)示波器觀察波形，以進(jìn)一步的查看設(shè)計(jì)能否達(dá)到理論要求。 2． RAM/ROM 接口。 5． A/D 轉(zhuǎn)換接口。這時(shí)如果希望將 RAM/ROM 中的數(shù)據(jù)輸入 D/A 中，可設(shè)定目標(biāo)器件的 PIO22 2 2 2 2 31 端口為高阻態(tài)；而如果希望用目標(biāo)器件 FPGA 直接控制 D/A青島大學(xué)本科生畢業(yè) 論文 (設(shè)計(jì) ) 實(shí)驗(yàn)及開發(fā)系統(tǒng) 22 器件，可通過(guò)撥碼開關(guān)禁止。 9． RS232 通信接口。但對(duì)于不同的RAM 或 ROM，其各引腳的功能定義不盡一致。主要含以 9 大模塊 [13]： 1． 普通內(nèi)部邏輯設(shè)計(jì)模塊 。對(duì)于配置過(guò)的器件，可以通過(guò)重新復(fù)位器件、加載新數(shù)據(jù)的方法實(shí)現(xiàn)在線可配置（ ICR， InCircuit Reconfigurability）。 EP1K30TC144的最大系統(tǒng)門數(shù)為 119 000，它有 1 728個(gè)邏輯宏單元和五個(gè)嵌入式陣列塊，最大可提供 2Kbde ROM/RAM位， 是 Altera專門為通信、音頻處理及其他一些場(chǎng)合應(yīng)用而推出的專門芯片。為了便于調(diào)試設(shè)計(jì)電路，我們可以利用計(jì)算機(jī)高級(jí)語(yǔ)言將 Quartus II波形仿真結(jié)果轉(zhuǎn)換為波形曲線，其中需要借助于 Quartus II的表格文件（ .tbl文件）。 在 Quartus II 的仿真文件 .scf 里對(duì) FPGA 部分的電路進(jìn)行了驗(yàn)證。 (6)、 Vcc ：芯片供電電壓，范圍為 (+5~ 15)V。 圖 中 ，當(dāng) ILE 為高電平，片選信號(hào) /CS 和寫信號(hào) /WR1 為低電平時(shí)，輸入寄存器控制信號(hào)為 1，這種情況下，輸入寄存器的輸出隨輸入而變化。 模數(shù) 轉(zhuǎn)換 輸出處理子系統(tǒng)是一模擬系統(tǒng)， 用來(lái)完成數(shù)字頻率到模擬頻率的轉(zhuǎn)換， 通過(guò) DAC 可將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率模擬量形式信號(hào) [12]。 (1) 表格法 將波 形畫在小方格紙上，縱坐標(biāo)按幅度相對(duì)值進(jìn)行二進(jìn)制量化，橫坐標(biāo)按時(shí)間間隔編制地址，然后制成對(duì)應(yīng)的數(shù)據(jù)表格，按序放入 RAM。 1020:498。 data_radix=dec。 printf(%d : %d。 ROM查找表在整個(gè)設(shè)計(jì)中是一個(gè)比較重要的部分 ， 為了保證波形的平滑，設(shè)計(jì)時(shí)可將一個(gè)周期分為 1024個(gè)點(diǎn)。 EP1K30芯片屬于 Altera公司的 ACEX系列，采用 ，密度達(dá) 100 000門，兼容 64bit， 66MHz的 PCI,并支持鎖相環(huán)電路。 青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 系統(tǒng)電路的原理及設(shè)計(jì) 12 end if。 signal clk : std_logic。 end ddsall。 在上面的程序中大量使用了 generic語(yǔ)句，是為了便于在 DDS主模塊調(diào)用時(shí)更改設(shè)計(jì)，并放大使 VHDL 程序便于閱讀。 頻率字輸入同步 acc = acc + freqw。 DDS 輸出 end entity ddsc。 use 。靜態(tài)時(shí)序分析器可 以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。仿真是指使用設(shè)計(jì)軟件包對(duì) 輸 入 原 理 圖/VHDL 代碼 設(shè)計(jì)綜合 功能仿真 及 波形分析 行為 仿真 驗(yàn)證 轉(zhuǎn)換映射 FPGA 配置 時(shí)序分析 編程下載 /配置 和硬件測(cè)試 圖 Quartus II 軟件設(shè)計(jì)開發(fā)流程圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 系統(tǒng)電路的原理及設(shè)計(jì) 9 已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的 工作情況。 HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī) 模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與 Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語(yǔ)言，如 Quartus 下的 AHDL。 fout/ fclk， 注意 BΔθ 要取整，有時(shí)會(huì)有誤差。 (Bθ k1+BΔθ )]=Afsin(Bθ k1+BΔθ ) 其中 θ k1指前一個(gè) clk 周期的相位值，同樣得出 Bθ k1≈ 2N DDS 的基本原理是利用采樣定理，通過(guò)查表法產(chǎn)生波形，對(duì)于正弦信號(hào)發(fā)生器，其輸出的波形可以用下式來(lái)描述： Sout=Asinω t=Asin(2π foutt) 上式的表述對(duì)于時(shí)間 t 是連續(xù)變化的，式中 Sout 是指 輸出信號(hào)波形， fout 指輸出信號(hào)對(duì)應(yīng)的頻率。再經(jīng) D/A 轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過(guò)低通濾波器對(duì)階梯波進(jìn)行平滑處理， 衰減和濾除不需要的取樣分量 ，得到由輸入頻率字決定的連續(xù)變化的輸出正弦波。讀出青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 緒論 5 的數(shù)據(jù)送入 D/A 轉(zhuǎn)換器和低通濾波器。就合成信號(hào)質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用 FPGA也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用 DDS 芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi)。 高集成度 、高速和高可靠性是 FPGA 最明顯的特點(diǎn)，其時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。直接數(shù)字式頻率合成的優(yōu)點(diǎn) 是： （ 1） 轉(zhuǎn)換頻率的時(shí)間短（可達(dá) ns 級(jí)）， 直接數(shù)字頻率合成 是一個(gè)開環(huán)系統(tǒng)，其頻率 轉(zhuǎn)換時(shí)間主要由頻率控制字狀態(tài)改變所需的時(shí)間及各電路的延遲時(shí)間 所決定，轉(zhuǎn)換時(shí)間很短。 直接數(shù)字頻率合成技術(shù)是一種新的頻率合成方法， 上世紀(jì)七十年代初由美國(guó)學(xué)者， ， 是頻率合成技術(shù)的一次革命 。有些情況下，為了縮短頻率切換時(shí)間，需要外加輔助擴(kuò)捕電路。與 PLL不同， FLL頻率穩(wěn)定度取決于鑒頻器中的無(wú)源色散元件如諧振子或延遲線的相位穩(wěn)定度。 而且直接模擬頻率合成器容易產(chǎn)生過(guò)多的雜散分量。 頻率合成器被人們喻為眾多電子系統(tǒng)的“心臟”，在空間通信、雷達(dá)測(cè)量、遙測(cè)遙控、射電天文、無(wú)線電定位、衛(wèi)星導(dǎo)航和數(shù)字通信等先進(jìn)的電子系統(tǒng)中都需要有一個(gè)頻率高度穩(wěn)定的頻率合成器 。 本科畢業(yè)論文 (設(shè)計(jì) ) 題 目 ： 基于 FPGA 的 直接數(shù)字 頻率合成器設(shè)計(jì) 學(xué) 院 ： 自動(dòng)化工程學(xué)院 專 業(yè) ： 電子信息科學(xué)與技術(shù) 班 級(jí)： 2021 級(jí) 2 班 姓 名 ： 指導(dǎo)教師 ： 2021 年 6 月 2 日 基于 FPGA 的直接數(shù)字頻率合成器設(shè)計(jì) The Design of Direct Digital Frequency Synthesizer Based on FPGA 摘 要 設(shè)計(jì)由 可編程邏輯陣列 FPGA（ Field Programmable Gate Array） 器件 實(shí)現(xiàn) 直接數(shù)字頻率的合成器。一個(gè)性能優(yōu)良的頻率合成器應(yīng)同時(shí)具備輸出相位噪聲低、頻率捷變速度快、輸出頻率范圍寬和捷變頻率點(diǎn)數(shù)多等特點(diǎn)。 隨著集成技術(shù)和數(shù)字技術(shù)的發(fā)展，直接頻