【正文】 , lpm_address_control = UNREGISTERED, lpm_outdate = REGISTERED, lpm_file = ) 指向 rom 文件 PORT MAP ( outclock = clk,address = romaddr,q = ddsout )。 頻率字輸入同步 acc = acc + freqw。 begin process (clk) begin if(clk39。 DDS 輸出 end entity ddsc。 正弦 ROM 表地址位寬 rom_d_width : integer := 8)。 use 。電路驗證對 FPGA 投片生產(chǎn)具有較大意義。靜態(tài)時序分析器可 以用來檢查設(shè)計的邏輯和時序，以便計算各性能，識別可靠的蹤跡，檢測建立和保持時間的配合，時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。因其支持增量設(shè)計，可以使其重復(fù)多 次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達到設(shè)計目標。仿真是指使用設(shè)計軟件包對 輸 入 原 理 圖/VHDL 代碼 設(shè)計綜合 功能仿真 及 波形分析 行為 仿真 驗證 轉(zhuǎn)換映射 FPGA 配置 時序分析 編程下載 /配置 和硬件測試 圖 Quartus II 軟件設(shè)計開發(fā)流程圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 9 已實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的 工作情況。也就是是說，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。 HDL設(shè)計方式是現(xiàn)今設(shè)計大規(guī) 模數(shù)字集成電路的良好形式，除 IEEE 標準中 VHDL 與 Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語言，如 Quartus 下的 AHDL。 Quartus II軟件目前包括一個 MAX+PLUS II 用戶界面設(shè)置，用戶能夠輕松的從 MAX+PLUS II 軟件轉(zhuǎn)換到 Quartus II。 fout/ fclk， 注意 BΔθ 要取整，有時會有誤差。 [4] 由于受到 FPGA 芯片資源限制，所能達到的頻率不是很高，范圍也不是很廣。 (Bθ k1+BΔθ )]=Afsin(Bθ k1+BΔθ ) 其中 θ k1指前一個 clk 周期的相位值，同樣得出 Bθ k1≈ 2N 2N /2π 且 BΔθ 為整數(shù)， 與 ?? 的表達式聯(lián)立，可得 BΔθ /2N =fout/ fclk ； BΔθ =2N DDS 的基本原理是利用采樣定理，通過查表法產(chǎn)生波形，對于正弦信號發(fā)生器，其輸出的波形可以用下式來描述： Sout=Asinω t=Asin(2π foutt) 上式的表述對于時間 t 是連續(xù)變化的，式中 Sout 是指 輸出信號波形， fout 指輸出信號對應(yīng)的頻率。 DDS 核心模塊 正弦查找表 同步寄存器 相位寄存器 低通濾波 相位 累加 D/A 轉(zhuǎn)換 模擬輸出 輸入控 制 數(shù)字輸入 LED 顯示 圖 DDS 工作原理框圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 6 第 2 章 DDS 系統(tǒng)電路的原理 及 設(shè)計 系統(tǒng)框圖 按照要求，整體 設(shè)計方案 如下 ：以 FPGA 芯片 ACEX1K 為核心，處理 由按鍵輸入 的頻率控制字， 送入數(shù)碼管顯示，同時將控制字信號送入累加器， ROM 查找表 將存在 ROM中的波形數(shù)據(jù)相應(yīng)輸出給 D/A 轉(zhuǎn)換器 DAC0832 完成數(shù)模轉(zhuǎn)換，繼而經(jīng)過低通濾波器進行濾波，從而得到純凈的正弦波。再經(jīng) D/A 轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過低通濾波器對階梯波進行平滑處理， 衰減和濾除不需要的取樣分量 ，得到由輸入頻率字決定的連續(xù)變化的輸出正弦波。當(dāng)相位累加器累加滿量時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率就是 DDS 的合成信號頻率。讀出青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 緒論 5 的數(shù)據(jù)送入 D/A 轉(zhuǎn)換器和低通濾波器。設(shè)計目標為：可以實現(xiàn)穩(wěn)定的正弦波輸出，輸出最高頻率 256KHz，且頻率可調(diào)，控制字由鍵盤輸入。就合成信號質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用 FPGA也能輸出較高質(zhì)量的信號，雖然達不到專用 DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi)。 同時， 高速集成電路的發(fā)展進一步改善了 DDS 的性能，它與傳統(tǒng)技術(shù)相結(jié)合組成的各種混合設(shè)計方案將頻率源的性能提升到了一個新的水平，因此，未來的 DDS 不僅可應(yīng)用于需要使用信號源的傳統(tǒng)領(lǐng)域，而且也必將開拓出許多新的應(yīng)用領(lǐng)域。 高集成度 、高速和高可靠性是 FPGA 最明顯的特點，其時鐘延遲可達納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。 DDS 在改變頻率時只需改變頻率控制字（即累加器累加步長），而不需要改變原有的累加值，故改變頻率時相位時連續(xù)的。直接數(shù)字式頻率合成的優(yōu)點 是： （ 1） 轉(zhuǎn)換頻率的時間短（可達 ns 級）， 直接數(shù)字頻率合成 是一個開環(huán)系統(tǒng)，其頻率 轉(zhuǎn)換時間主要由頻率控制字狀態(tài)改變所需的時間及各電路的延遲時間 所決定，轉(zhuǎn)換時間很短。 由于應(yīng)用全數(shù)字的大規(guī)模集成技術(shù)，除了 具有體積小、價格低、頻率分辨率高、快速換頻，易于智能控制等突出特點 此外，DDS還具有 頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點。 直接數(shù)字頻率合成技術(shù)是一種新的頻率合成方法， 上世紀七十年代初由美國學(xué)者， ， 是頻率合成技術(shù)的一次革命 。它由基準頻率產(chǎn)生器提供一個高穩(wěn)定度的參考頻率，鎖相環(huán)路利用其良好的窄帶跟蹤特性，使頻率準確的鎖定在參考頻率或其N 次諧波頻率上。有些情況下，為了縮短頻率切換時間，需要外加輔助擴捕電路。利用可編程分頻器，使被合成的頻率都有合適的分頻比，可得到頻率間隔相等的頻率。與 PLL不同， FLL頻率穩(wěn)定度取決于鑒頻器中的無源色散元件如諧振子或延遲線的相位穩(wěn)定度。注入鎖相振蕩源，實質(zhì)上是 用頻率穩(wěn)定度高的小功率晶振倍頻參考源去穩(wěn)定高頻大功率振蕩器的頻率。 而且直接模擬頻率合成器容易產(chǎn)生過多的雜散分量。它是由一個或多個晶體振蕩器經(jīng)過開關(guān)轉(zhuǎn)換、分頻、倍頻、混頻、濾波得到所需要的頻率。 頻率合成器被人們喻為眾多電子系統(tǒng)的“心臟”，在空間通信、雷達測量、遙測遙控、射電天文、無線電定位、衛(wèi)星導(dǎo)航和數(shù)字通信等先進的電子系統(tǒng)中都需要有一個頻率高度穩(wěn)定的頻率合成器 。 本文在對現(xiàn)有 DDS技術(shù)的 學(xué)習(xí) 基礎(chǔ)上，在 FPGA器件上實現(xiàn)了基于 DDS技術(shù)的信號源 ，并通過鍵盤控制其 波形 輸出所需 的控制字。 本科畢業(yè)論文 (設(shè)計 ) 題 目 ： 基于 FPGA 的 直接數(shù)字 頻率合成器設(shè)計 學(xué) 院 ： 自動化工程學(xué)院 專 業(yè) ： 電子信息科學(xué)與技術(shù) 班 級： 2021 級 2 班 姓 名 ： 指導(dǎo)教師 ： 2021 年 6 月 2 日 基于 FPGA 的直接數(shù)字頻率合成器設(shè)計 The Design of Direct Digital Frequency Synthesizer Based on FPGA 摘 要 設(shè)計由 可編程邏輯陣列 FPGA（ Field Programmable Gate Array） 器件 實現(xiàn) 直接數(shù)字頻率的合成器。方案利用 QuartusⅡ開發(fā)工具在 ALTERA公司的 ACEX1K系列器件上進行了實現(xiàn)。一個性能優(yōu)良的頻率合成器應(yīng)同時具備輸出相位噪聲低、頻率捷變速度快、輸出頻率范圍寬和捷變頻率點數(shù)多等特點。雖然提出的時間早，最初的方案也顯得十分落后，但由于直接模擬合成具有頻率捷變速度快，相位噪聲低的主要優(yōu)點而使之在頻率合成領(lǐng)域占有重要的地位。 隨著集成技術(shù)和數(shù)字技術(shù)的發(fā)展，直接頻率合成器的發(fā)展受到了限制。注入鎖相的方案在很大程度上受到直接頻率合成方案的影響，噪聲抑制性能差及不能可靠入鎖是其缺點。同模擬 PLL類似， FLL的頻率切換也是靠 VCO的粗調(diào)電壓使頻率落入相位的捕捉帶內(nèi)來實現(xiàn)。除了鑒相是在參考頻率及 VCO的分諧波頻率下完成外，這一鎖相環(huán)的工作原理與模擬環(huán)路鎖相振蕩源的工作原理類似。由于使用了數(shù)字器件，數(shù)字鎖相頻率合成器的帶內(nèi)相位噪聲受鑒頻 /鑒相器、數(shù) 字分頻器、參考源、環(huán)路放大器等多項累積噪聲的限制，所以數(shù)字鎖相頻率合成器的相噪性能比模擬頻率合成器的要差，一般被認為應(yīng)用于對相噪要求不很高的場合。當(dāng)鎖相環(huán) 路 (PLL)達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則壓控振蕩器的輸出信號頻率與輸入信號頻率相等，它們之間的相位差為一常值。 直接數(shù)字頻率合成技術(shù) 是 全數(shù)字技 術(shù) 從相位概念出發(fā)直接合成所需波形的頻率合成方法。這些特點使新出現(xiàn)的 DDS技術(shù)已經(jīng)成為 頻率合成技術(shù)的理想的解決方案之一。（ 2）頻率分辨率高，頻點數(shù)多。青島大學(xué)本科生畢業(yè)論文 (設(shè)計 ) 緒論 4 （ 4）相位噪音小。 更主要的是，由于 能 與計算機緊密的結(jié)合在一起，故可充分發(fā)揮軟件的作用。 目前市場上性能優(yōu)良的 DDS 產(chǎn)品不斷推出 ， 主要有 Qualm、 AD、 Sciteg 和 Stanford等公司單片電路 。 [2] 對于本次設(shè)計， 采用 FPGA 設(shè)計的 DDS 電路，充分發(fā)揮了 FPGA 系統(tǒng)可編程的優(yōu)點，可以通過軟件靈活改變相關(guān)參數(shù)， 設(shè)計出的 DDS 功能靈活，而且盡可能的留下擴展的空間， 因為只要改變 FPGA 中存儲數(shù)據(jù)，就可以產(chǎn)生所需波形。 設(shè)計原理 及思路 DDS 主要 由按鍵輸入 部分、 輸入 及 控制、 相位累加器、幅度 /相位轉(zhuǎn)換電路、 D/A 轉(zhuǎn)換器和低通 濾波器（ LPF） 組成 。 DDS 工作過程 首先由鍵盤輸入所需頻率的頻率控制字，經(jīng)過 FPGA 控制轉(zhuǎn)換后，送至數(shù)碼管顯示，同時控制字信號送至下一級的相位累加器。 同步寄存器的使用是為了當(dāng)輸入的頻率字改變時不會干擾相位累加器的正常工作。 系統(tǒng)時鐘由一個高穩(wěn)定度的晶體振蕩器產(chǎn)生，用來同步整個合成器的各組成部分。系統(tǒng)總體框圖如圖 所示。對上式進行離散化處理，以便能用數(shù)字邏輯實現(xiàn)。 fout/ fclk 由上式可知，相位增量量化值 BΔθ 與輸出頻率 fout 為線性關(guān)系。θ k1/2π 由上面的推導(dǎo)，可以看出，只要對相位的量化值進行簡單的累加運算 ，就可以得到正弦信號的當(dāng)前相位值，而用于累加的相位增量量化值 BΔθ 決定了信號的輸出頻率 fout，并呈現(xiàn)簡單的線性關(guān)系。根據(jù)設(shè)計目標， 本設(shè)計中的系統(tǒng)時鐘采用 12MHz 晶振經(jīng)過 16 分頻得到 750KHz 的頻率信號， 當(dāng)正弦信號采樣周期為 Tclk=1/fclk 時，每個采樣周期相應(yīng)的相位增量為 根據(jù) Nyquist 準則，DDS 允許輸出頻率最高為 fo=fclk/2。 基于上面的討論，在 Quartus II 開發(fā)環(huán)境中 （圖 ） 實現(xiàn)相位累加器模塊。 Quartus II 是本設(shè)計所應(yīng)用的核心工具， 提供從設(shè)計 輸入到器件編程的全部功能， 用來完成 DDS 的核心部分的設(shè)計與仿真，支持 Altera 最新的 FPGA 和 CPLD 和幾乎所有老的器件系列 [5]。 通常， FPGA 廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計文件導(dǎo)入進行處理。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能否滿足原設(shè)計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時等時序參數(shù)，并在此基礎(chǔ)上進行的仿真稱為后仿真，它是接近真實器件運行的仿真。在實現(xiàn)過程中應(yīng)設(shè)置默認配置的下載形式，以使后續(xù)位流下載正常。 ⑥ 下載驗證 下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA 芯片中，也叫芯片配置。 基 本 DDS 結(jié)構(gòu)的 VHDL 描述如下： DDSC： DDS 主模塊 library IEEE。 entity ddsc is DDS 主模塊 generic( freq_width : integer := 8。 正弦 ROM 表數(shù)據(jù)位寬 port( clk: in std_logic。 architecture behave of ddsc is sign