【正文】 ，將其轉(zhuǎn)換為直觀的波形曲線。在截止頻率附近，頻率響應(yīng)鈍化可能使這些濾波器在要求銳截止的地方不合要求。 (4)、 RFB ：反饋電阻引出端， DAC0832 內(nèi)部已經(jīng)有 反饋電阻，所以 RFB端可以直接接到外部運算放大器 的輸出端，這樣相當于將一個反饋電阻接在運算放大 器的輸出端和輸入端之間 。其主要參數(shù)如下：分辨率為8 位，轉(zhuǎn)換時間為 1μs ，滿量程誤差為 177。 在自然界有很多無規(guī)律的現(xiàn)象，例如，雷電、地震及機器運轉(zhuǎn)時產(chǎn)生的震動等現(xiàn)象都是無規(guī)律的，甚至不能再現(xiàn)。 在 Quartus II 編譯環(huán)境中，產(chǎn)生的 ROM 查找表模塊如圖 所示 ad dre s s [7. .0]c lo c kq[ 7. .0]i_ romin s t2 實際上， DDS 還可以產(chǎn)生任意頻率的正弦信號發(fā)生器，可用來作任意波形發(fā)生器，只要改變 ROM 查找表中的數(shù)據(jù)就可以 實現(xiàn)，程序中介紹了正弦波形實現(xiàn)，直接頻率合成技術(shù)還有一個很重要的為了讓頻率發(fā)生器產(chǎn)生任意波形，從上面直接數(shù)字頻率合成的原理可知，其輸出波形取決于波形存儲器的數(shù)據(jù)。 4:524。本設(shè)計中各參數(shù)設(shè)置如下： LPM_WIDTH =8； 圖 ROM 查找表 mif 文件配置 青島大學本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 14 LPM_WIDTHAD=8； LPM_OUTDATA=”UNREGISTERED”； LPM_ADDRESS_CONTROL=UNREGISTERED； LPM_FILE=” 如果位寬為 10 位，則產(chǎn)生的 文件如下： width=10。 for(i=0。本設(shè)計利用 LPM ROM核預置正弦查找表在 FPGA上 [4]。 FPGA 的結(jié)構(gòu)主要分為三部分 : 可編程邏輯塊、可編程IO 模塊、可編程內(nèi)部連線。event and sysclk = 39。 DDS 合成時鐘 freqin:in std_logic_vector(freq_width1 downto 0)。 entity ddsall is port( sysclk : in std_logic。 end architecture behave。event and clk = 39。 正弦 ROM 表數(shù)據(jù)位寬 port( clk: in std_logic。 基 本 DDS 結(jié)構(gòu)的 VHDL 描述如下： DDSC： DDS 主模塊 library IEEE。在實現(xiàn)過程中應(yīng)設(shè)置默認配置的下載形式，以使后續(xù)位流下載正常。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。 Quartus II 是本設(shè)計所應(yīng)用的核心工具， 提供從設(shè)計 輸入到器件編程的全部功能， 用來完成 DDS 的核心部分的設(shè)計與仿真，支持 Altera 最新的 FPGA 和 CPLD 和幾乎所有老的器件系列 [5]。根據(jù)設(shè)計目標， 本設(shè)計中的系統(tǒng)時鐘采用 12MHz 晶振經(jīng)過 16 分頻得到 750KHz 的頻率信號， 當正弦信號采樣周期為 Tclk=1/fclk 時，每個采樣周期相應(yīng)的相位增量為 根據(jù) Nyquist 準則，DDS 允許輸出頻率最高為 fo=fclk/2。 fout/ fclk 由上式可知，相位增量量化值 BΔθ 與輸出頻率 fout 為線性關(guān)系。系統(tǒng)總體框圖如圖 所示。 同步寄存器的使用是為了當輸入的頻率字改變時不會干擾相位累加器的正常工作。 設(shè)計原理 及思路 DDS 主要 由按鍵輸入 部分、 輸入 及 控制、 相位累加器、幅度 /相位轉(zhuǎn)換電路、 D/A 轉(zhuǎn)換器和低通 濾波器（ LPF） 組成 。 目前市場上性能優(yōu)良的 DDS 產(chǎn)品不斷推出 ， 主要有 Qualm、 AD、 Sciteg 和 Stanford等公司單片電路 。青島大學本科生畢業(yè)論文 (設(shè)計 ) 緒論 4 （ 4）相位噪音小。這些特點使新出現(xiàn)的 DDS技術(shù)已經(jīng)成為 頻率合成技術(shù)的理想的解決方案之一。當鎖相環(huán) 路 (PLL)達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則壓控振蕩器的輸出信號頻率與輸入信號頻率相等，它們之間的相位差為一常值。除了鑒相是在參考頻率及 VCO的分諧波頻率下完成外，這一鎖相環(huán)的工作原理與模擬環(huán)路鎖相振蕩源的工作原理類似。注入鎖相的方案在很大程度上受到直接頻率合成方案的影響，噪聲抑制性能差及不能可靠入鎖是其缺點。雖然提出的時間早，最初的方案也顯得十分落后，但由于直接模擬合成具有頻率捷變速度快，相位噪聲低的主要優(yōu)點而使之在頻率合成領(lǐng)域占有重要的地位。方案利用 QuartusⅡ開發(fā)工具在 ALTERA公司的 ACEX1K系列器件上進行了實現(xiàn)。 本文在對現(xiàn)有 DDS技術(shù)的 學習 基礎(chǔ)上，在 FPGA器件上實現(xiàn)了基于 DDS技術(shù)的信號源 ，并通過鍵盤控制其 波形 輸出所需 的控制字。它是由一個或多個晶體振蕩器經(jīng)過開關(guān)轉(zhuǎn)換、分頻、倍頻、混頻、濾波得到所需要的頻率。注入鎖相振蕩源，實質(zhì)上是 用頻率穩(wěn)定度高的小功率晶振倍頻參考源去穩(wěn)定高頻大功率振蕩器的頻率。利用可編程分頻器，使被合成的頻率都有合適的分頻比，可得到頻率間隔相等的頻率。它由基準頻率產(chǎn)生器提供一個高穩(wěn)定度的參考頻率，鎖相環(huán)路利用其良好的窄帶跟蹤特性，使頻率準確的鎖定在參考頻率或其N 次諧波頻率上。 由于應(yīng)用全數(shù)字的大規(guī)模集成技術(shù)，除了 具有體積小、價格低、頻率分辨率高、快速換頻，易于智能控制等突出特點 此外，DDS還具有 頻率和相位分辨率高、頻率切換速度快、易于智能控制等突出特點。 DDS 在改變頻率時只需改變頻率控制字（即累加器累加步長），而不需要改變原有的累加值，故改變頻率時相位時連續(xù)的。 同時， 高速集成電路的發(fā)展進一步改善了 DDS 的性能，它與傳統(tǒng)技術(shù)相結(jié)合組成的各種混合設(shè)計方案將頻率源的性能提升到了一個新的水平，因此，未來的 DDS 不僅可應(yīng)用于需要使用信號源的傳統(tǒng)領(lǐng)域，而且也必將開拓出許多新的應(yīng)用領(lǐng)域。設(shè)計目標為：可以實現(xiàn)穩(wěn)定的正弦波輸出，輸出最高頻率 256KHz，且頻率可調(diào)，控制字由鍵盤輸入。當相位累加器累加滿量時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率就是 DDS 的合成信號頻率。 DDS 核心模塊 正弦查找表 同步寄存器 相位寄存器 低通濾波 相位 累加 D/A 轉(zhuǎn)換 模擬輸出 輸入控 制 數(shù)字輸入 LED 顯示 圖 DDS 工作原理框圖 青島大學本科生畢業(yè)論文 (設(shè)計 ) 系統(tǒng)電路的原理及設(shè)計 6 第 2 章 DDS 系統(tǒng)電路的原理 及 設(shè)計 系統(tǒng)框圖 按照要求，整體 設(shè)計方案 如下 ：以 FPGA 芯片 ACEX1K 為核心，處理 由按鍵輸入 的頻率控制字， 送入數(shù)碼管顯示，同時將控制字信號送入累加器， ROM 查找表 將存在 ROM中的波形數(shù)據(jù)相應(yīng)輸出給 D/A 轉(zhuǎn)換器 DAC0832 完成數(shù)模轉(zhuǎn)換，繼而經(jīng)過低通濾波器進行濾波，從而得到純凈的正弦波。 2N /2π 且 BΔθ 為整數(shù)， 與 ?? 的表達式聯(lián)立，可得 BΔθ /2N =fout/ fclk ； BΔθ =2N [4] 由于受到 FPGA 芯片資源限制，所能達到的頻率不是很高，范圍也不是很廣。 Quartus II軟件目前包括一個 MAX+PLUS II 用戶界面設(shè)置，用戶能夠輕松的從 MAX+PLUS II 軟件轉(zhuǎn)換到 Quartus II。也就是是說，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預期的功能和約束條件。因其支持增量設(shè)計，可以使其重復多 次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達到設(shè)計目標。電路驗證對 FPGA 投片生產(chǎn)具有較大意義。 正弦 ROM 表地址位寬 rom_d_width : integer := 8)。 begin process (clk) begin if(clk39。 sinrom sim_rom : lpm_rom LPM_rom 調(diào)用 generic map (lpm_width = rom_d_width, lpm_widthad = romad_width, lpm_address_control = UNREGISTERED, lpm_outdate = REGISTERED, lpm_file = ) 指向 rom 文件 PORT MAP ( outclock = clk,address = romaddr,q = ddsout )。 use 。 正弦 ROM 表地址位寬 port(clk:in std_logic。 process(sysclk) begin if(sysclk39。從本質(zhì)上講 , FPGA 是一種比半定制還方便的 ASIC 設(shè)計技術(shù)。另外 Altera還在它們公司的 VHDL設(shè)計平臺 Quartus II上提供了 LPM ROM核，利用 MAX+PLUS綜合可以自動編譯包含 LPM ROM元件的文件 , 在 ACEX1K的 EAB上產(chǎn)生 ROM功能。float s。 具體參數(shù) ： LPM_WIDTH： 輸出數(shù)據(jù)的寬度 (1～ 64任選 )； LPM_WIDTHAD： 輸入地址的寬度 (1～ 12任選 )； LPM_FILE： 存儲器初始化文件名 (.mif或 .hex)。 3:520。 end。 (5) 復制法 將其他儀器（如數(shù)字存儲示波器， XY 繪圖儀）獲得的波形數(shù)據(jù)通過微機系統(tǒng)總線傳輸給波形數(shù)據(jù)存儲器。圖 11 和圖 12 分別為 DAC0832 的引腳圖和內(nèi)部結(jié)構(gòu)圖。 (3)、 IOUT2 ：模擬電流輸出端 2， IOUT2與 IOUT1的和為 一個常數(shù)，即 IOUT1＋ IOUT2＝常數(shù)。 濾波器在通帶內(nèi)的平坦程度對我們而言，比其衰減更為重要，而且，巴特沃斯濾波器的元件值也較合乎實際情況，不像絕大多數(shù)其他類型濾波器對元件值要求那么苛刻。 .tbl文件的生成很簡單，在 Quartus II波形仿真結(jié)束后，打開 .scf文件，然后從“ File”菜單中選擇“ Create Table File”選項，就可產(chǎn)生 .tbl文件。因此，把累加器的累加結(jié)果直接送往 ADC，再經(jīng)過 LPF 后即可直接獲得鋸齒波；把象限求補器的輸出 送往 ADC 可得到三角波，頻率是頻率控制字設(shè)定的兩倍；把相碼的最高位送往 ADC，即可得到矩形波，頻率也與設(shè)定的頻率控制字相對應(yīng)，如圖 所示。相反， ACEX1K器件是可編程的，在調(diào)試時它允許設(shè)計人員全面控制嵌入式宏功能模塊和一般的邏輯，可以方便地反復修改設(shè)計。 圖 為模式 5 下的 具體 連接電路圖 ： C L O C K 0C L O C K 2C L O C K 5C L O C K 9目標芯片F(xiàn)PGA/CPLD撥碼開關(guān)濾波1A/D使能比較器 5th使能ROM使能ON8 7 6 5 4 3 2 1轉(zhuǎn)換結(jié)束 DS8使能撥碼 1 ： ROM /RAM 使能，即它們的 CS1 接地撥碼 8 ： DAC 0832 輸出濾波使能撥碼 7 ： ADC 0809 使能，默認關(guān)閉，見左圖撥碼 6 ： ADC 0809 轉(zhuǎn)換結(jié)束使能，見左圖撥碼 5 ：應(yīng)用 LM 31 1 使能，見下圖撥碼 4 ： 8 數(shù)碼管顯示開關(guān)，默認打開撥碼 2 ：默認關(guān)閉 向上撥，由廠家通知升級VS （ P I O 6 5 ）HS （ P I O 6 4 ）B （ P I O 6 3 ）G （ P I O 6 1 ）R （ P I O 6 0 ）1054876321 視頻接口V G AJ6R 7 8 2 0 0R 7 7 2 0 0R 7 6 2 0 01413P I O 7 7P I O 7 6P S / 2 下接口P S / 2 上接口VC CGNDP I O 4 5P I O 4 6 513J74VC CGND5134PIN3 1A1 5 )PIN2 9W E ，29 C04 0(PIN 3 1W E,PIN 1A 18,P2 9A1 4 )27 010 (PIN 30 VC C,PIN 3A1 5 ,PIN2 9A1 4)27 020 (PIN 30 A17 , P IN3 A1 5,PIN3 A15 , P IN29 A 14)27 040 (PIN 31 A18 , P IN30 A 17,PIN3 0A1 7,PIN 3 A 15,P I N 29A 1 4)注意， P I O 6 2 同時是鍵 11 的信號線PIO6 2RAM /ROM 使