【正文】 ................................. 2 頻率合成技術(shù)簡介 ........................................................................................................... 2 課題研究意義 ................................................................................................................... 3 設(shè)計(jì)任務(wù) ............................................................................................................................ 4 設(shè)計(jì)原理及思路 ................................................................................................................ 4 DDS 工作過程 ............................................................................................................. 5 原理框圖 ...................................................................................................................... 5 第 2 章 DDS 系統(tǒng)電路的原理及設(shè)計(jì) ................................................................. 6 系統(tǒng)框圖 ............................................................................................................................ 6 具體實(shí)現(xiàn)原理分析和說明 ................................................................................................ 6 核心模塊 相位累加器 ............................................................................................ 6 基于 FPGA 的 ROM 查找表 ................................................................................... 12 模數(shù)轉(zhuǎn)換 .................................................................................................................... 15 低通濾波輸出電路 .................................................................................................... 16 軟件驗(yàn)證及仿 真 ............................................................................................................. 17 其他功能的設(shè)計(jì) ............................................................................................................. 18 調(diào)頻、調(diào)幅及調(diào)相 .................................................................................................... 18 其余波形的產(chǎn)生 ........................................................................................................ 18 第 3 章 器件選擇及具體硬件電路 .................................................................. 19 芯片的選擇與使用 .......................................................................................................... 19 設(shè)計(jì)硬件連接電路圖 ...................................................................................................... 20 第 4 章 實(shí)驗(yàn)及開發(fā)系統(tǒng) ................................................................................ 21 實(shí)驗(yàn)開發(fā)系統(tǒng)的選擇 ..................................................................................................... 21 演示程序及軟件仿真 ..................................................................................................... 23 實(shí)驗(yàn)過程與結(jié)果分析 ...................................................................................................... 25 總 結(jié) ................................................................................................................. 28 謝 辭 ................................................................................................................. 29 參考文獻(xiàn) ............................................................................................................. 30 青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 緒論 2 第 1 章 緒論 頻率合成技術(shù)簡介 頻率合成 (Frequeney Synthesis)是指以一個(gè)或數(shù)個(gè)參考頻率為基準(zhǔn)，在某一頻段內(nèi)，綜合產(chǎn)生并輸出多個(gè)工作頻率點(diǎn)的過程。 這種方法的主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短，理論上可產(chǎn)生任意小的頻率間隔。模擬間接式頻率合成還有模擬環(huán)路鎖相源，取樣鎖相振蕩源等。用數(shù)字指令改變分頻比以完成頻率切換。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。 課題 研究意義 直接數(shù)字頻率合成技術(shù)是近年來發(fā)展起來的一種新的頻率合成技術(shù)，他是將先進(jìn)的數(shù)字處理理論與方法引入信號合成領(lǐng)域的一項(xiàng)新的技術(shù)， 標(biāo)志 著合成 技術(shù)進(jìn)入第三代（第一代是直接頻率合成技術(shù)，第二代是鎖相環(huán)頻率合成技術(shù)，第三代是直接數(shù)字頻率合成技術(shù)）。 DDS 相位噪音主要取決于參考源的相位噪音。 雖然 這些 專用 DDS 芯片的功能也比較多， 他們的輸出頻率高、輸出波形好， 但控制方式卻是固定的，因此不一定是我們所需要的。輸入控制電路負(fù)責(zé)采集頻率字， 相位累加器由 N 位全加器和 N 位累加寄存器級聯(lián)而成，對代表頻率的 2 進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果。 正弦 ROM 查找表的作用是完成相位 — 幅度 的查表轉(zhuǎn)換。 具體實(shí)現(xiàn)原理分析和說 明 核心模塊 相位累加器 這一模塊是由 FPGA接受由鍵盤輸入的頻率控制字，送至相位累加器，完成相位累加的功能。當(dāng)系統(tǒng)時(shí)鐘 clk 的頻率 fclk為 2N時(shí)， BΔθ 就等于 fout。在實(shí) 際情況中受低通濾波器的限制，一般 fomax=40% fclk=300KHz，滿足系統(tǒng)要求的最高輸出頻率 256KHz 的要求 。 Quartus II 可以產(chǎn)生并識別 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog HDL網(wǎng)表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動(dòng)運(yùn)行其他 EDA 工具。因此，綜合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。 ⑤ 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。 use 。 DDS 合成時(shí)鐘 青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 系統(tǒng)電路的原理及設(shè)計(jì) 10 freqin: in std_logic_vector (freq_width1 downto 0)。139。 這段程序中的正弦 ROM 查找表是采用了 Altera 的 LPM_ROM 模塊，所以該程序必須在 Altera 含有 EAB（嵌入式陣列塊）的器件上使用，如 FLEX10K 系列，也可以經(jīng)過適當(dāng)?shù)霓D(zhuǎn)化，在其他 FPGA 上實(shí)現(xiàn)時(shí)，使用其他 FPGA 廠家的 ROM 模塊。 系統(tǒng)時(shí)鐘 ddsout : out std_logic_vector(9 downto 0)。 頻率字輸入 ddsout:out std_logic_vector(rom_d_width1 downto 0))。139。 查找表型 FPGA的可編程邏輯單元是由功能為查找表的 SRAM構(gòu)成邏輯函數(shù) 發(fā)生器 , 實(shí)現(xiàn)與其它功能塊的可編程連接。 在 Quartus II中自定義 ROM模塊，如下圖 圖 自定義 ROM查找表模塊 設(shè)定 ROM的輸入寬度，輸出寬度，本設(shè)計(jì)均為 8位。i1024。 文件中頭部說明 depth=1024。 5:527。因此，產(chǎn)生任意波形的方法取決于向該存儲器（ RAM）提供數(shù)據(jù)的方法，只需要改變查找表中的數(shù)據(jù)。為了研究這些問題，就要模擬這些現(xiàn)象的產(chǎn)生。1LSB ，參考電壓為 (+10?/span10)V，供電電源為 (+5～ +15)V，邏輯電平輸入與 TTL 兼容。 (5)、 VREF ：參考電壓輸入端，此端可接一個(gè)正電 壓，也可接一個(gè)負(fù)電壓，它決定 0 至 255 的數(shù)字量轉(zhuǎn) 化出來的模擬量電壓值的幅度， VREF范圍為 (+10～ 10)V。 二階巴特沃斯有源低通濾波 器設(shè)計(jì)（圖 ） 正弦波的輸出頻率小于 10KHz，為保證 10KHz 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲，綜合考慮取 R1 = 1 KΩ， R2 = 1 KΩ， C1 = 100 pF， C = 100pF 圖 有源低通濾波器設(shè)計(jì)圖 青島大學(xué)本科生畢業(yè)論文 (設(shè)計(jì) ) 系統(tǒng)電路的原理及設(shè)計(jì) 17 軟件 驗(yàn)證及 仿真 FPGA 部分電路是整個(gè)電路設(shè)計(jì)系統(tǒng)中最主要的部分，所以其能否正常工作對整個(gè)系統(tǒng)的工作起關(guān)鍵作用。需要注意的是，每做一次 Quartus II波形仿真，都要重新生成一次 .tbl文件，以更新 .tbl文件內(nèi)的數(shù)據(jù)。ACEX1K采用查找表（ LUT）和嵌 入式陣列塊（ EAB）相 結(jié)合的結(jié)合的結(jié)構(gòu)，可用來實(shí)現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個(gè) EAB能提供 4 096比特的存儲空間，每個(gè) LE包含四個(gè)輸入 LUT、一個(gè)可編程的觸發(fā)器、進(jìn)位鏈和一個(gè)層疊鏈。 ACEX1K器件的配置通常是在系統(tǒng)上電時(shí)，通過存儲于一個(gè)串行 PROM中的 配置數(shù)據(jù)或者由系統(tǒng)控制器提供的配置數(shù)據(jù)來完成。采用的 FPGA 芯片為 ALTERA 公司的 EP1K30TC 1443。 此 32 腳座的各引腳與目標(biāo)器件的連接方式示于圖上，是用標(biāo)準(zhǔn)引腳名標(biāo)注的，如 PIO48（第 1 腳）、 PIO10（第 2 腳）、 OE 控制為 PIO62等等。 7． LM311