【正文】 同學之間的友誼互助也充分的在畢業(yè)設計當中體現(xiàn)出來了 。我還體會到了所學理論知識的重要性：知識掌握得越多，設計 才可能 更全面、更順利 ，視野才能更寬廣 。 ⑨ 可以單獨或同時進行行為（ behavioral）、 RTL 級、和門級（ gatelevel）的代碼。//(256/8)=31 end 算法及整體程序的調試 在上述各模塊的調試都正確無誤的情況下，再進行算法及整體程序的調試，直接將各個模塊程序接口與之相對應即可，并結合硬件電路，看所設計的程序是否符合設計要求，以及程序是否正確無誤，若有錯誤之處，進行修改直至程序運行正常。 end end PWM 調試程序的調試 直接人為賦轉速信息，并結合硬件電路進行調試， 看風扇轉速是否符號相應的要求，若不符合，則修改 PWM 程序，直至能 夠精準控制風扇轉速，然后進入下一模塊的調試。 end S0 : begin // rst t_1us_clear = 1。 539。b00010:get_key=839。b000_0000。d2: begin sm_bit=839。d0: begin sm_bit=839。 Maxplus II 作為 Altera 的上一代 PLD 設計軟件，由于其出色的易用性而得到了廣泛的應用。這兩種形式的測試平臺都可以完成對功能模塊的測試。muxmy_mux (OUT, SELECT, IN0, IN1, IN2, IN3)。 設計人員可以使用一個頂層模塊，通過實例調用上面這個模塊的方式來進行測試。 Verilog 中的模塊類似 C 語言中的函數，它能夠提供輸入、輸出端口，可以實例調用其他模塊，也可以被其他模塊實例調用。設計人員可以采取 “自頂向下 ”的思路，將復雜的功能模塊劃分為低層次的模塊。蜂鳴器使用 PNP 三極管驅動控制，如果在 BEEP 輸入一定頻率脈沖時，蜂鳴器會響，通過 FPGA 編程可以改重慶大學本科學生畢業(yè)設計（論文） 3 硬件電路原理及設計 18 變輸入頻率從而改變蜂鳴器的響聲，可以使蜂鳴器奏出美妙的音樂，原理圖如圖 所示。靜態(tài)驅動的優(yōu)點是編程簡單，顯示亮度高，缺點是占用 I/O 端 口多，如驅動 5 個數碼管靜態(tài)顯示則需要 58=40 根 I/O 端口來驅動，要知道 FPGA 的 可用的 I/O 端口 是極其有限的 ，實際應用時必須增加譯碼驅動器進行驅動，增加了硬件電路的復雜重慶大學本科學生畢業(yè)設計（論文） 3 硬件電路原理及設計 17 性。 七段數碼管顯示電路如圖所示，數碼管是共陽極的，當位碼驅動信號為 0 時，對應的數碼管即可以被操作；當段碼驅動信號為 0 時，對應的段碼點亮。想要實現(xiàn)溫度的讀取，必須在先完成 ROM 設定，否則記憶和控制功能將無法使用，主要操作有： 1 ）讀 ROM， 2 ）ROM 匹配， 3 ）搜索 ROM， 4 ）跳過 ROM， 5 ）報警檢查。 DALLAS最新單線數字溫度傳感器 DS18B20 簡介新的 一線器件 體積更小、適用電壓更寬、更經濟 DALLAS 半導體公司的數字化溫度傳感器 ds1820 是世界上第一片支持 一線總線 接口的溫度傳感器。同理，引腳 13 和 14 也可控制一個直流電動機。 為了產生不同的輸 出電壓，通常將比較器的負端接基準電壓 ()，正端接分壓電阻網絡，這樣可根據輸出電壓的不同選定不同的阻值，其中R1=1kΩ(可調 ADJ 時開路 )， R2 分別為 kΩ()、 kΩ(5V)、 kΩ(12V)、 kΩ(15V)和 0(ADJ)，上述電阻依據型號不同已在芯片內部做了精確調整 因而無需使用者考慮。插座設置了 VCC5V、 、 GND 電源，方便以后單獨使用。 Altera FPGA 核心板中對這些時 鐘引腳進行了如下處理： ① CLK1 作系統(tǒng)工作時鐘，直接接入晶振 . ② CLK2 用作系統(tǒng)復位引腳，可以實現(xiàn)復位功能； 重慶大學本科學生畢業(yè)設計（論文） 3 硬件電路原理及設計 9 ③ CKL CLK CLK CLK CLK7 已經引出，用戶在使用時只能作為輸入引腳； 電路原理如圖 所示。與前幾代產品相比，該系列總功耗降低了 40%，靜態(tài)功耗降低了 30%。加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。 ② FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。輸入、輸出接口本設計中輸入為數字溫度信號，輸出的 PWM 控制波形。 重慶大學本科學生畢業(yè)設計（論文） 3 硬件電路原理及設計 6 顯示方式的選擇 方案一：采用四位共陽數碼管顯示溫度，動態(tài)掃描顯示方式。 調速方式的選擇 方案一：采用數模轉換芯片 DAC0832 來控制，由 FPGA 根 據當前環(huán)境溫度值輸出相應數字量到 DAC0832 中，再由 DAC0832 產生相應模擬信號控制晶閘管的導通角，從而通過無級調速電路實現(xiàn)風扇電機轉速的自動調節(jié)。將輸出的 PWM 信號經過放大處理后輸入到直流電機，從而控制電機的轉動。 ③ 開關輸入模塊： 電風扇設置有開關鍵、 reset 鍵和鎖存鍵，開關鍵控制電機的通電狀態(tài)， reset鍵可以使電機的檔位回歸為最低的檔位，鎖存鍵則是可以使電機的檔位保存在當前的狀態(tài)，不隨溫度的變化而發(fā)生變化。鑒于以上方面 的考慮，我們需要設計一種智能電風扇控制系統(tǒng)來解決這些問題。 簡易 溫度監(jiān)測控制 器是利用 嵌入式 系統(tǒng)來完成的一個小型的控制系統(tǒng)。比如，現(xiàn)在雖然不少城市家庭用上了空調，但在占中國大部分人口的農村地區(qū)依舊使用電風扇作為降溫防暑設備，春夏（夏秋）交替時節(jié)，白天溫度依舊很高，電風扇應高轉速、大風量，使人感到清涼；到了晚上，氣溫降低，當人入睡后，應該逐步減小轉速，以免使人感冒。它使風扇根據環(huán)境溫度的變化實現(xiàn)自 動啟停，使風扇轉速隨著環(huán)境溫度的變化而變化，實現(xiàn)了風扇的智能調控 。 本設計 采用 ALTER公司 CycloneV FPGA作為控制器，利用溫度傳感器 DS18B20作 為溫度采 集元件，并根據采集到的溫度，經過高精度的調速算法，最終將用于調速的 PWM 脈沖信號傳遞給 L298N 電機 驅動芯片以驅動并控制直流 電機 的轉速 。雖然電風扇都有調節(jié)不同檔位的功能，但必須要人手動換檔，睡著了就無能為力了，而普遍采用的定時器關閉的做法，一方面是定時時間長短有限制，一般是一兩個小時；另一方面可能在一兩個小 時后氣溫依舊沒有降低很多，而風扇就關閉了，使人在睡夢中熱醒而不得不起床重新打開風扇，增加定時器時間，非常麻煩，而且可能多次定時后最后一次定時時間太長，在溫度降低以后風扇依舊繼續(xù)吹風，使人感冒；第三方面是只有簡單的到了定時時間就關閉風扇電源的單一功能，不能滿足氣溫變化對風扇風速大小的不同要求?，F(xiàn)階段運用與國內大部分家庭，系統(tǒng)效率越來越高，成本也越來越低。本設計的前景很廣，可以在各大校園進行廣泛推廣，相信會獲得眾多大學生的歡迎，尤其是寢室未裝空調的各大校園。 ④ FPGA 控制模塊： 使用 Verilog Hdl 語言來實現(xiàn)整個電風扇的狀態(tài)控制。 方案論證 本設計要實現(xiàn)風扇直流電機的溫度控制，使風扇電機能根據環(huán)境溫度的變化自動啟停及改變轉速，需要比較高的溫度變化分辨率以及穩(wěn)定可靠的換擋停機控制部件。 方案二 ：采用 FPGA 軟件編程實現(xiàn) PWM（脈沖寬度調制）調速的方法。 方案二：采用液晶顯示屏 LCD 顯示溫度 對于方案一，該方案成本低廉，顯示溫度明確醒目，在夜間也能看見，功耗極低，顯示驅動程序的編寫也相對簡單，這種顯示方式得到廣泛應用。數字溫度信號是通過溫度傳感器和模數轉換器獲得的。 ③ FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳。掉電后， FPGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。 Cyclone V FPGA 提供功耗最低的串行收發(fā)器，每通道在5Gbps 時功耗只有 88mW，處理性能高達 4,000MIPS，而功耗不到 。 圖 時鐘與復位 電路 原理圖 內部 電源 電路 電源部分是保證整個開發(fā)板系統(tǒng)正常工作最重要的部分。擴展 I/O 口的原理圖如圖 所示。將輸出電壓分壓電阻網絡的輸出同內部基準穩(wěn)壓值 進行比較，若電壓有偏差，則可用放大器控制內部振蕩器的輸出占空比 從而使輸出電壓保持穩(wěn)定。引腳 6 和 11 腳為電動機的使能接線腳。一線總線獨特而且經濟的特點，使用戶可輕松地組建傳感器網絡，為測量系統(tǒng)的構建引入全新概念。根據 DS18B20的通訊協(xié)議，主機控制 DS18B20 完成溫度轉換必須經過三個步驟：每一次讀寫之前都要對 DS18B20 進行復位，復位成功后發(fā)送一條 ROM 指令，最后發(fā)送 RAM指令，這樣才能對 DS18B20 進行預定的操作。位碼由于電流較大，采用了三極管驅動。 動態(tài)顯示 ： LED 數碼管動態(tài)顯示是應用最為廣泛的一種顯示方式之一，動態(tài)驅動是將所有數碼管的 8 個顯示筆劃 a,b,c,d,e,f,g,dp的同名端連在一起，另外為每個數碼管的公共極 COM 增加位選通控制電路，位選通由各自獨立的 I/O 線控制，當單片機輸出字形碼時， CPU 對位選通 COM 端電路的控制，所以我們只要將需要顯示的數碼管的選通控制 打開，該位就顯示出字形，沒有選通的數碼管就不會亮。 圖 蜂鳴器電路原理圖 重慶大學本科學生畢業(yè)設計（論文） 4 軟件設計與仿真 19 4 軟件設計與仿真 整體工 作流程圖 程序的設計采用自頂向下的方法進行設計，這樣講大大減少工作量，并且不易出錯，同時也便于系統(tǒng)的調試 ，這樣更將方便以后程序的升級或者移植 。這一步通常是由系統(tǒng)級的總設計師 完成，而低層次的模塊則由下一級的設計人員完成。模塊中可以包括組合邏輯部分、過程時序部 分。這個頂層模塊常被稱為 “測試平臺（ Testbench） ”。 //實例調用 mux 模塊，這個實例被命名為 my_muxinitial //需要仿真的激勵代碼 begin endendmodule 在這個測試平臺模塊里，設計人員可以設定仿真時的輸入信號以及信號監(jiān)視程序，然后觀察仿真時的輸出情況是否符合要求，這樣就可以了解設計是否達到了預期。大型的電路系統(tǒng)，正是由各個層次不同模塊之間的連接、調用，來實現(xiàn)復雜的功能的。目前 Altera 已經停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。b1111_1110。b1111_1011。 endcase end 重慶大學本科學生畢業(yè)設計 （論文） 4 軟件設計與仿真 23 矩陣鍵盤輸入部分的調試 首先不用加入內部控制或者算法程序，直接將矩陣鍵盤輸入程序與數碼管顯示程序對接，用數碼管顯示的值去檢驗矩陣鍵盤輸入程序是否正常，能否得到正確的鍵入值，如若不能，修改鍵入程序，直至能夠正確輸入，然后進行下一模塊的調試 。d2。b10000:get_key=839。 one_wire_buf= 0。 PWM 調試程序 部分程序如下： always(tm) begin if(tm220) pwm_count=2139。 頂層程序 部分程序如下 ： key_debounced1(.sys_clk(sys_clk),.sys_rstn(sys_rstn),.key_in(key_in),.get_key(indwd))。 程序 仿真時序如圖 所示。 （ 2） 畢業(yè)設計能夠從理論設計和工程實踐相結合、鞏固基礎知識與培養(yǎng)創(chuàng)新意識相結合、個人作用和集體協(xié)作相結合等方面全面的培養(yǎng)學生的 綜 合 素質。 重慶大學本科學生畢業(yè)設計（論文）致謝 28 致 謝 籍此論文結束之際，我要向我所有的良師益友表以深深的謝意。 （ 6） 畢業(yè)設計培養(yǎng)了嚴肅認真和實事求是的 學習 態(tài)度。但是經過這次畢業(yè)設計，我接觸到了更多平時沒有接觸到的儀器設備、元器件以及相關的使用調試經驗，發(fā)現(xiàn)了自己很多不足之處。 其主要性能特性如下： ① RTL 和門級優(yōu)化，本地編譯結構，編譯仿真速度快，跨平臺跨版本仿真； ② 單內核 VHDL 和 Verilog 混合仿真； ③ 源代碼模版和助手，項目管理； ④ 集成了性能分析、波形比較、代碼覆蓋、數據流 ChaseX、 Signal Spy、虛擬對象 Virtual Object