【文章內容簡介】 39。000 22( ) c o s ( ( c o s ( ( ) ) ) )ip m r c M c f k iU iT U k k flo o rP P Z?? ???? ? DDS 調頻原理框圖如圖 5 所示 [4]。 圖 5 DDS調頻原理圖 頻率控制字 k? 相位累加器 A 波形存儲器 A 頻偏控制字fk? 39。Z 頻率控制字 k? 加法器 數值變換 相位累加器 B 波形存儲器 B 幅度調節(jié) D/A Fr 第 7 頁 共 30 頁 第四章 分析與計算 DDS 合成波頻率 若累加寄存器的位數為 N，頻率控制字為 FSW，時鐘基準為 cf ，則合成波形的頻率為 0 1 /2[ ( 2 / ) ( 1 / ) ] n cf F S W fP S W f? ? ?? 其中 1/ cf 為每輸出一個 波形數據所需時間， 2n/PSW為一個完整的輸出波形所含的波形數據數。 累加器位數的確定 累加器是 DDS電路工作的最關鍵部分，累加器的工作速度決定了輸出波形的頻率精度，由min 2fff? ? ?知，累加器的位數決定了頻率最小分辨率。 設計中基準時鐘 cf 為 DDS的工作頻率，取 cf =35MHz。為了使頻率可實現(xiàn) 1Hz的步進，即頻率最小分辨率可達 1Hz， min 1f ? 。易知 2n= cf =35000000，可算得n=，當取 n=28時，累加器的最小分辨率 minf 可達 35MHz/228? 連接時將低 3位始終置 1，則分辨率變?yōu)?7 ? 。因此確定累加器的位數為 28位。 由上述分析可知，合成波頻率為 0f =FSW 理想狀態(tài)下應該是 0f =FSW，這樣出來的頻率精度才是最高的。因此上式得到的輸出波形與鍵盤輸入波形還是有一定的誤差。為此這里我又通過軟件的方法來減小誤差。方法是：在程序里先將輸入的 PSW除以 三相波形產生模塊。實驗表明采用此方法可以精確到 %。 第 8 頁 共 30 頁 頻率控制字（ FSW）位數 合成波最高頻率 0f 的確定 根據 Nyquist采樣定理，每周期最少有兩個采樣點，便可以還原出數字信號的波形，所以最高輸出頻率為 2 sf 。但實際中并不需要如此高的頻率，并且隨著采樣點數的減少，對后面的抗混疊濾波提出了更高的要求，必然要增加模擬電路的硬件成本。一般我們每周期采樣 64個點。 前面已經討論過 DDS工作的基準時鐘 cf 為 35MHz，為保證每周期至少取到64個點，將輸出的合成波最高頻率 0f 設為 350KHz，這樣，當輸出 350KHz的波形時每周期可以取到點數為 N=（ 1/ 0f ） /(1/ cf )=100 這樣能保證輸出波形能較容易從混疊波中濾出。 因此當 cf 為 35MHz時，從 DDS出來的合成波頻率可以達到 350KHz。完全滿足本設計要求的輸出頻率最高為 30KHz的要求。 FSW 位數的確定 前面由公式已經計算出： f? = minf ? ，所以當輸出頻率 0f 為 30KHz的波形時頻率控制字 FSW由下式得出 FSW= 0f / f? ? 152 =32768 實際設計時可以取頻率控制字的位數為 16位。 相位控制字（ PSW）位數 移相最大精度由波形表地址精度有關，其算法有下面公式給出： Δφ =360176。 /2n 兩相正弦波相位之差是靠鍵盤預置和步進的方法來實現(xiàn)的，移相最大精度與 第 9 頁 共 30 頁 波形表地址精度有關。本系統(tǒng)波形表地址為 8位，波形數據存儲器 ROM中存儲了28個數據，則相位精度為 176。，即輸出的相位φ =PSW 176。 這與題目步進 1176。的要求有 176。的誤差，此誤差可以通過增加波形數據數來消除，但這會增加硬件開銷。這里我通過軟件的方法來減小此誤差，方法與減 小合成波頻率 0f 誤差一樣，將鍵盤輸入的 PSW除以 176。之后再將結果串出。這樣步進可以精確到 1176。 第五章 FPGA內部邏輯設計 FPGA 內部結構框圖在第二章圖 2 中已經給出，從圖中可知其內部由 8051單片機軟核、三相正弦波產生和調制信號產生等三個模塊組成。 基本結構和功能 程序存儲器端口AL UI/O 端口定時器 /計數器UA RT 串行口數據 RAM 端口中斷控制器特殊功能寄存器 圖 6 8051 引腳圖 圖 7 8051 原理圖元件 8051 可接 64KB 外部存儲器，可接 256 字節(jié)內部數據 RAM，含兩個 16 位定時 /計數器，全雙工串口，含節(jié)省功耗工作模式，中斷響應結構等等。結構模塊框圖和原理圖元件分別如圖 6 和 7 所示。 與普通 8051 不同之處主要有： 第 10 頁 共 30 頁 8051 是以網表文件的方式存在的，只有通過編譯綜合，并載入 FPGA 中才以硬件的方式工作，而普通 8051 總是以硬件方式存在的； 8051 無內部 ROM 和 RAM，所有程序 ROM 和內部 RAM 都必須外接。 以軟核方式存在能進行硬件修改和編輯；能對其進行仿真和嵌入式邏輯分析儀實現(xiàn)實時時序測試；能根據設計者的意愿將 CPU、 RAM、 ROM、硬件功能模塊和接口 模塊等實現(xiàn)于同一片 FPGA 中（即 SOC）。 與普通 8051 不同， 8051 的 4 個 I/O 口是分開的。例如 P1 口，其輸入端P1I 和輸出端 P1O 是分開的，如果需要使用 P1 口的雙向口功能，必須外接一些電路才能實現(xiàn)。本設計中使用的 4*4 鍵盤就必須用到雙向口。圖 8 所示的是單片機中的一個端口構成的雙向口（ P1 口）電路連接方法。 圖 8 8051 單片機 I/O 口設置成雙向口的電路 8051 軟核系統(tǒng)構建及下載 8051 核實用系統(tǒng)的最基本構建頂層原理圖如附錄 2 所示，主要由 4 個部件構成： 8051 核。由 VQM 原碼表述： ，可以直接調用。該元件可以與其他不同語言表述的元件一同綜合與編譯。 嵌入式鎖相環(huán) PLL50。本此設計鎖相環(huán)的頻率設置為 35MHz。 程序 ROM， LPM_ROM。設置的 ROM 容量是 4K 字節(jié)，對于一般的應用足夠了。此 ROM 可以加載 HEX 格式文件作為單片機的程序代碼。這里 HEX程序代碼由 KEIL 程序編譯器生成（圖中已加載了 ）。 數據 RAM， LPM_RAM。設置的 LPM_RAM 容量是 256 字節(jié)。高 128字節(jié)須用間接尋址方式訪問。 按照附錄 2 的原理圖連接，運行 。運行成功之后將 SOF 文件下載到硬件當中即可。圖 9 是 8051 單片機的下載界面。 第 11 頁 共 30 頁 圖 9 8051 單片機的下載界面 8051 軟核軟件測試 向軟核中下載程序代碼有兩種方法，如下： Quartus II 打開的工程，在工程管理窗，雙擊圖左側 rom4KB，在右側出現(xiàn)該元件文件，其初始化文件路徑指示在 上，如圖 10。下載 SOF 文件后可以測試程序的功能了。 圖 10 ROM 初始化文件路徑 利用 InSystem Memory Content Editor 下載。在單片機程序編譯環(huán)境KEIL2 中修改程序 main. c，編譯，并用“ Tools”菜單中的工具： InSystem Memory Content Editor，下載編譯代碼： ，如圖 11。再觀察軟硬件的工作情況。 8051的軟件調試也可以使用 InSystem Memory Content Editor 來完成 [56]。 圖 11 利用 InSystem Memory Content Editor 下載程序 HEX 代碼 第 12 頁 共 30 頁 三相正弦波產生模塊設計 ROM 波形數據的獲取 利用 Quartus II 中的 Mega Wizard PlugIn Manager 可以方便的生成任意大小和接口的 ROM，關鍵是如何將波形表初始化到其中去。 獲取正弦波形數據的方法有好幾種，這里我將介紹一種用 Excel 來生成波形數據的方法。如下所述： 在一個周期內ω t的取值范圍為 0~2π，對應 y=f(x)形式，即 0≤ x2π，則 sinyx? (0≤x2π) ROM地址范圍的大小取決于所要求的數據表精度，地址范圍越大數據表越精確，但需要的存儲空間越大。在 Excel表格中可以用下拉單元格的方式迅速生成地址 ，本設計中生成 256個數據的數據表，地址范圍 0~255，即波形表中每種波形每周期取 256點。首先在 A1和 B1兩格中輸入 0和 2，然后選中此兩格，用下拉菜單的方法向后拖動，直到拖到最后一格剛好生成 256個數據為止。然后在 A2格輸出公式 “=sin((A1/256)*2* ) ”，再利用下拉單元格的方式，得到各個地址單元所對應得正弦函數值。以上得到的正弦函數表往往不能被 D/A轉換器直接利用，需要將其值映射到 D/A轉換器所能接受的數據空間內。設計中所用 D/A轉換器為 8位，其數據空間是 0~255，可 以在 C1格輸入公式“ =*（ 1+B1）”來映射數據，映射后的數據為小數，還須對其取整，即在 A3格中輸入公式“ =INT（ C1）”。最后，為使數據表能直接用于 Quartus II程序中還須添加文本。添加語法文本可輸入“ =A1”、“ =amp。D1”，再用下拉單元格方法，得到完整的數據表。已生成的帶有語法文本的函數表，經復制后可以直接粘貼到用戶程序中。 ROM表中的數據如圖 12所示 [3]。 第 13 頁 共 30 頁 圖 12 ROM中的波形數據 模塊頂層電路設計 采用 FPGA 設計可以方便的輸出三路正弦波信號，而不必增加外圍硬件電路。其 頂層原理圖 見附錄 3 所示。 原理圖中從左到右各分別是串轉并、 8 位的相位累加器和 28 位的頻率累加器、寄存器和波形 ROM 等模塊組成， VHDL 程序見附錄 10 所示。相位控制字和頻率控制字均采用串行方式從單片機中輸出，然后通過串轉并模塊將數據并行的送給累加器，單片機 C 語言程序見附錄 9 所示。 調頻信號產生模塊 設計 附錄 4 給出了 DDS 調頻信號發(fā)生器核心單元的 FPGA 電路設計圖。加法器為 8 位，調制信號波形存儲器為 256 8BIT，載波信號波形存儲器為 256 8BIT，系統(tǒng)時鐘為 20MHz； 設計性能參數：載波頻率可達 10KHz，為確保波形不失真，一周期至少取 8 點，調制頻率范圍 100~1K。外部電路輸入有 8位的調制信號頻率控制字 FSW，調制信號系統(tǒng)時鐘 FM_CLK，是將 20MHz的頻率 2048分頻得到。載波信號系統(tǒng)時鐘是將 20MHz的頻率 64分頻得到。頻率控制字 FSW經累加器輸出累加相位DOUT[7..0]作為調制信號查找表的地址，波形數據 q[7..0]、 dataa[3..0]和 B[7..0]經過數值變換后輸出調頻控制字 K[7..0]。 K[7..0]經 累加器 B輸出累加相位 DIN[7..0]作為調頻信號查找表的地址，波形數據 q[7..0]經外部 DAC 轉換和低通濾波得到 第 14 頁 共 30 頁 10KHz調頻信號波形。其中，在兩個累加器后相連的寄存器有助于消除毛刺的影響，進一步確保系統(tǒng)的穩(wěn)定性和可靠性。 第六章 硬件電路設計 第一路波形的整體硬件電路原理圖在附錄 5 給出，其它兩路硬件電路圖和第一路相同。硬件電路結構框圖在第二章圖 2 中已經給出，從圖中可知硬件電路是由 D/A 轉換電路、低通濾波電路、波形移位電路和電壓放大電路等四個模塊組成。 D/A 轉換電路 數模轉換器采用 DAC0832，數模轉換電路連接圖如下圖 13所示。 輸出的模擬量與輸入的數字量 （ DN1*2N1+…… +D0*20） 成正比，這就實現(xiàn)了從數字量到模擬量的轉換 。 輸入可有 28=256個不同的二進制組態(tài)，輸出為 256個電壓之一，即輸出電壓不是整個電壓范圍內任意值，只能是 256個可能值 中的一個。 圖 13 D/A轉換電路 從 ROM里輸出的波形數據直接送給 D/A轉換器處理，將信號模擬化。由于 要求輸出 量 是電壓， 而 DAC0832輸出的是電流