【導(dǎo)讀】法設(shè)計(jì)，主芯片采用EP2C5T144C8。以在FPGA中嵌入的8051單片機(jī)軟核為控制。核心，設(shè)計(jì)完成了基于DDS技術(shù)三相正弦信號(hào)發(fā)生器的制作。顯示器等諸方面軟硬件實(shí)現(xiàn)方法。嵌入的8051單片機(jī)軟核負(fù)責(zé)界面顯示、鍵盤掃。描和頻率與相位控制字的串行輸出。系統(tǒng)可輸出三相正弦波和調(diào)制信號(hào)波。差在0~359°任意預(yù)置。根據(jù)輸入頻率大小不同，分別有1Hz、10Hz和100Hz. 步進(jìn)值，相位步進(jìn)值為1°。阻上的電壓峰-峰值Vopp≥10V。

　　

【正文】 (0)。DisplayString(0,0,輸入頻率 : )。 while(1) { temp2=KeyScan()。 if(temp210amp。amp。i5) { F_dispbuf[i]=temp2。flag=1。 switch(i) { 第 26 頁 共 30 頁 case 0:Lcd_WriteCmd(0x90)。Lcd_WriteData(F_dispbuf[0]+0x30)。break。 case 1:Lcd_WriteData(F_dispbuf[1]+0x30)。break。 case 2:Lcd_WriteData(F_dispbuf[2]+0x30)。break。 case 3:Lcd_WriteData(F_dispbuf[3]+0x30)。break。 case 4:Lcd_WriteData(F_dispbuf[4]+0x30)。break。 } i++。 } //if(temp==10) { for(i=0。i5。i++) F_dispbuf[i]=0。clear_lcd(1)。 }//清零 if(temp2==10) { clear_lcd(0)。clear_lcd(1)。DisplayString(2,0,歡迎使用 ! )。break。 }//退出鍵 else if(temp2==11)//確定鍵 { if(flag==1) { flag=0。 F_DATA=F_dispbuf[0]*10000+F_dispbuf[1]*1000+F_dispbuf[2]*100+F_dispbuf[3]*10+F_dispbuf[4]。display_pl()。 } temp=F_DATA*。//頻率精度補(bǔ)償 F_chuan_chu(temp)。clear_lcd(0)。DisplayString(2,0,歡迎使用 ! )。break。 } else if(temp2==14)//自加 { clear_lcd(2)。flag=0。 if(F_DATA1000) F_DATA++。 else if(F_DATA=1000amp。amp。F_DATA10000) F_DATA+=10。 else F_DATA+=100。 display_pl()。 //temp=F_DATA*。F_chuan_chu(temp)。 } else if(temp2==15)//自減 { clear_lcd(2)。flag=0。 if(F_DATA1000) F_DATA。 else if(F_DATA=1000amp。amp。F_DATA10000) F_DATA=10。 else F_DATA=100。 display_pl()。 //temp=F_DATA*。F_chuan_chu(temp)。 } } } void PHASE_mode() { uchar temp3=0,i,flag。 uint temp。 第 27 頁 共 30 頁 for(i=0。i5。i++) P_dispbuf[i]=0。i=0。 clear_lcd(0)。DisplayString(0,0,輸 入相位 : )。 while(1) { temp3=KeyScan()。 if(temp310amp。amp。i3) { P_dispbuf[i]=temp3。flag=1。 switch(i) { case 0:Lcd_WriteCmd(0x90)。Lcd_WriteData(P_dispbuf[0]+0x30)。break。 case 1:Lcd_WriteData(P_dispbuf[1]+0x30)。break。 case 2:Lcd_WriteData(P_dispbuf[2]+0x30)。break。 } i++。 } //if(temp==10) { for(i=0。i5。i++) P_dispbuf[i]=0。clear_lcd(1)。 }//清零 else if(temp3==10) { clear_lcd(0)。clear_lcd(1)。DisplayString(2,0,歡迎使用 ! )。break。 }//退出鍵 else if(temp3==11) { if(flag==1) {flag=0。P_DATA=P_dispbuf[0]*100+P_dispbuf[1]*10+P_dispbuf[2]。display_phase()。} temp=P_DATA*。P_chuan_chu(temp)。 clear_lcd(0)。clear_lcd(1)。DisplayString(2,0,歡迎使用 ! )。break。 } else if(temp3==14)//自加 { flag=0。P_DATA++。display_phase()。//temp=P_DATA*。P_chuan_chu(temp)。 } else if(temp3==15)//自減 { flag=0。P_DATA。display_phase()。//temp=P_DATA*。P_chuan_chu(temp)。 } } } void display_phase() { clear_lcd(1)。clear_lcd(3)。DisplayString(0,3,相位 : )。 Lcd_WriteCmd(0x98+3)。Lcd_WriteData(P_DATA/100+0x30)。Lcd_WriteData(P_DATA%100/10+0x30)。Lcd_WriteData(P_DATA%10+0x30)。DisplayString(5,3,度 )。 } 第 28 頁 共 30 頁 void display_pl() { Lcd_WriteCmd(0x90)。clear_lcd(1)。clear_lcd(2)。DisplayString(0,2,頻率 : )。Lcd_WriteCmd(0x88+3)。//確定數(shù)據(jù)顯示的坐標(biāo) if(F_DATA=10000) { Lcd_WriteData(F_DATA/10000+0x30)。Lcd_WriteData(F_DATA%10000/1000+0x30)。Lcd_WriteData(39。.39。)。 Lcd_WriteData(F_DATA%1000/100+0x30)。Lcd_WriteData(F_DATA%100/10+0x30)。Lcd_WriteData(F_DATA%10+0x30)。 Lcd_WriteData(39。K39。)。Lcd_WriteData(39。H39。)。Lcd_WriteData(39。z39。)。 } else if(F_DATA10000amp。amp。F_DATA=1000) { Lcd_WriteData(F_DATA/1000+0x30)。Lcd_WriteData(39。.39。)。Lcd_WriteData(F_DATA%1000/100+0x30)。 Lcd_WriteData(F_DATA%100/10+0x30)。Lcd_WriteData(F_DATA%10+0x30)。 Lcd_WriteData(39。K39。)。Lcd_WriteData(39。H39。)。Lcd_WriteData(39。z39。)。 } else if(F_DATA1000amp。amp。F_DATA=100) { Lcd_WriteData(F_DATA/100+0x30)。 Lcd_WriteData(F_DATA%100/10+0x30)。 Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteData(39。H39。)。Lcd_WriteData(39。z39。)。 } else if(F_DATA100) { Lcd_WriteData(F_DATA/10+0x30)。 Lcd_WriteData(F_DATA%10+0x30)。Lcd_WriteData(39。H39。)。Lcd_WriteData(39。z39。)。 } } void F_chuan_chu(uint FSW)// 頻率 { uchar i。 F_EN=0。 for(i=0。i16。i++) { F_cx_data=(bit)(FSWamp。0x8000)。 F_CLK=0。 Delay(2)。 F_CLK=1。 FSW=1。 } F_EN=1。//Delay(2)。F_EN=0。 } void P_chuan_chu(uint PHASE)// 相位 { 第 29 頁 共 30 頁 uchar i。 P_EN=0。 for(i=0。i8。i++) { P_cx_data=(bit)(PHASEamp。0x80)。 P_CLK=0。 Delay(2)。 P_CLK=1。 PHASE=1。 } P_EN=1。//Delay(2)。 } 附錄 10： VHDL源程序： 28位加法器 LIBRARY IEEE。 USE 。 USE 。 ENTITY ADDER28B IS PORT( A: IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 B: IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 S: OUT STD_LOGIC_VECTOR(27 DOWNTO 0))。 END ADDER28B。 ARCHITECTURE behav OF ADDER28B IS BEGIN S= A + B 。 END behav。 串轉(zhuǎn)并模塊 LIBRARY IEEE。 USE 。 ENTITY reg1to16 IS PORT(D_IN,EN:IN STD_LOGIC。16位串行輸入端口 CLK:IN STD_LOGIC。 D_OUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。16位并行輸出端口 END reg1to16。 ARCHITECTURE behav OF reg1to16 IS SIGNAL Q:STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL W:STD_LOGIC_VECTOR(15 DOWNTO 0)。 BEGIN P1: PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN Q(0)=D_IN。 FOR I IN 1 TO 15 LOOP循環(huán) 第 30 頁 共 30 頁 Q(I)=Q(I1)。 END LOOP。 END IF。 END PROCESS P1。 P2:PROCESS(EN)使能信號(hào) BEGIN IF (EN =39。139。)THEN W=Q。 D_OUT=Q。 elsif (EN=39。039。) THEN NULL。 END IF。 END PROCESS P2。 D_OUT=W。 END behav。