【文章內容簡介】 平比較器 A2的反相輸入端的參考電平為 2/3Vcc 和 1/3Vcc。當輸入信號自 6 腳，即高電平觸發(fā)器輸入并超出參考電平 2/3Vcc 時，觸發(fā)器復位， 555 的輸出端 3 腳輸出低電平，同時放電開關管導通；當信號自 2 腳輸入并低于 1/3Vcc 時，觸發(fā)器置位， 555 的 3 腳輸出高電平，同時放電開關截止。 A1 與 A2 的輸出端控制 RS 觸發(fā)器狀態(tài)和放電管開關狀態(tài)。 Rd 是復位端，當 Rd 0， 555 輸出低電平。平時 Rd 端開路或接 Vcc。 ： 扭環(huán)形計數(shù)器由兩個集成移位寄存器 74LS194 構成 ,下圖是其外觀及引腳 : 集成移位寄存器 74194 由 4 個 RS 觸發(fā)器及他們的輸入控制電路組成?？刂戚斎攵?S S0 的狀態(tài)組合可以完成 4 種控制功能，其中左移和右移兩項是指串行輸入，數(shù)據(jù)是分別從左移輸入端 Dsl 和右移輸入端 Dsr 送入寄存器。 Rd 為異步清零輸入端。下面的功能表中， 其第 1 行表示寄存器異步清零；第 2 行表示當 Rd 1， CP 1（或 0）時，寄存器處于原來狀態(tài)；第 3 行表示為并行輸入同步預置數(shù)；第 5 行為串行輸入左移；第 7 行為串行輸入右移；第 8 行為保持狀態(tài)。 INPUNTS OUTPUTS CLEAR MOOD CLOCK SERIAL PARALLEL QA QB QC QD S1 S0 LEFT RIGHT A B C D L H H H H H H H H H L H L H H L H L L L L ↑ ↑ ↑ ↑ ↑ H L H L a b c d L L L L QAO QBO QCO QDO a b c d H QAN QBN QCN L QAN QBN QCN QBN QCN QDN H QBN QCN QDN L QAO QBO QCO QDO 74194 作為扭環(huán)行計數(shù)器時，即從 Q0～ Qn， Qn 通過 4069 反向器接到 Sr 引腳， 4069 的外觀及引腳如下： 3 高速微處理 采用高速的微處理芯片的解決方案 本文說討論設計的方案是基于 DSP 的信號發(fā)生器的設計。它具有如下優(yōu)點： 1 速度快。由于 TMS320VC5402DSP 指令周期 25/20/15/，運算能力高達 100 MIPS，此外，它內部還集成了維特比加速器，用于提高維特比編譯碼的速度，所以由它組成的信號發(fā)生器的波形生成速度快。 2 波形精度高。由于 TMS320VC5402DSP 有優(yōu)化的 CPU 結構，內部有 1 個40 位算術邏輯單元， 2 個 40 位累加器， 2 個 40 位加法器， 1 個 17 17 的乘法器和 1 個 40 位的桶形移位器，有 4 條內部總線和 2 個地址產(chǎn)生器，所以它能產(chǎn)生高精度的信號波形。 3 功耗低。該信號發(fā)生器的組要部件 TMS320C5402 可以在 或 電壓下工作，三 個低功耗方式 IDLE IDLE2 和 IDLE3 可以節(jié)省 DSP 的功耗，從而降低信號發(fā)生器的功耗。 4 穩(wěn)定性好。該信號發(fā)生器的主要部件都是大規(guī)模的集成芯片，性能穩(wěn)定，從而產(chǎn)生的波形信號也穩(wěn)定。 5 成本較低。利用 DSP構成的信號發(fā)生器的大部分功能成本可以嵌入到 DSP的軟件中，而不是額外的硬件，大大的降低了成本和額外的開銷。 6 編程方便。 DSP 可以使用匯編語言，也可以使用 C 語言，在軟件編程中的修改或升級都特別的方便。 本系統(tǒng)設計方案正是基于采用高速的微處理芯片的解決方案 采用高速微處理 的 頻率預置和調節(jié)電路 K 被稱為頻率控制字，也叫相位增量。 DDS 的方程為： f0 fc*k/2N， f0 為輸出頻率， fc 為時鐘頻率，當 K 1 時， DDS 的最低頻率（也即分辨頻率）為 fc/2N，而 DDS 的最大輸出頻率由奈圭斯特采樣頻率決定，即為 fc/2，也就是說 K 的最大值為 2N1。因此，只要 N 足夠大， DDS 可以得到很細的頻率間隔。要改變 DDS的輸出頻率，只要改變頻率控制字即可。 相位累加器的設計 相位累加器由 N 位加法器和 N 位寄存器級聯(lián)構成，每來一個時鐘脈沖 fc，加法器將頻率控制字 K 與寄存器輸出的累加相位數(shù)據(jù) 相加，送至地址線進行數(shù)據(jù)輸出，同時把相加后的數(shù)據(jù)送至寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。這樣，相位累加器在時鐘的作用下，進行相位累加。當相位累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期性的信號輸出。相位累加器的工作速度直接影響到輸出信號的最高頻率，因此該模塊的關鍵問題是如何提高相位累加器的工作速度，相位累加器一般可采用流水線編碼方式來減少資源消耗。流水線編碼方式一般用于位數(shù)較大，頻率較高時數(shù)值相加，可以提高系統(tǒng)數(shù)據(jù)吞吐率，加快系統(tǒng)速度。為了獲得盡可能高的頻率分辨率，相位 累加器的位數(shù)要盡可能寬，我們選用 32 位相位累加器。 ROM 表的設計 用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進行波形的相位幅值轉換，即可在給定的時間上確定輸出的波形的抽樣幅值， N 位的尋址 ROM相當于把 0176。到 360176。的正弦信號離散成具有 2N 個樣值的序列，若波形 ROM 有 D位數(shù)據(jù)位，則 2N 個樣值的幅值固化在 ROM 中，按照地址的不同可以輸出相應相位的正弦信號的幅值。 相位幅度變換原理如下圖所示。 相位累加器 波形幅度量化序列 輸出地址 數(shù)據(jù) 圖 相位幅度變換原理圖 DDS 關鍵技術設計 相位 /幅度變換電路（ ROM/RAM）是 DDS 系統(tǒng)設計的一個關鍵點，該部分是通過一個存放了正弦信號抽樣點幅度編碼的只讀存儲器 ROM 實現(xiàn)的，將輸入的相位序列轉換為正弦信號的幅度編碼。每個地址對應正弦波一個相位點的幅度信息，把輸入的地址信息映射成正弦波幅度的數(shù)字量信號，以驅動 D/A 轉換電路。 由以上的分析可以得知，輸出信號的分辨率取決于時鐘頻率和相位寄存器的位數(shù)。若要提高系統(tǒng)的分辨率，需要增大相位累加器 的位數(shù)或者減少參考時鐘的頻率，而累加器位數(shù)增大時會占用更多的資源，如果用累加器輸出的所有位數(shù)在索引查找表，那查找表容量就會非常大，例如將累加器位數(shù)增為 32 位，則需要查找表有 4G 的數(shù)據(jù)單元，如此巨大的 ROM 表容量在實際中將難以實現(xiàn)。所以必須采取一定的措施改進。一般是將以下兩種方法相結合使用。 通常的做法是使用相位截斷的辦法來尋址，即將相位累加器的前幾位用來作為查找表的地址線，舍去低幾位。這個原理和 PCM 編碼的原理是相似的。比如當相位累加器的值在 0x45A0～ 方法二是將離散的正弦信號序列值進行壓縮。由 一個周期正弦信號可以看出， ROM 并不惜要存儲所有的離散值，而只需要存儲 1/4 周期的波形數(shù)據(jù)。具體做法是將 ROM 表中 SIN 函數(shù)分為四個象限，其中相位累加器的高兩位作為符號位來判定屬于哪個象限。接下來的 14 位作為 1/4 正選值查找表的真正尋址位。本方案輸出位寬選為 16bit。這一部分的原理圖如下所示。 32 位 13 位 10 位 MSG 13 位 11 位 圖 離散信號壓縮原理圖 4 硬件設計 芯片簡介 TMS320C54x 是為實現(xiàn)低功耗、高性能而專門設計的定點 DSP 芯片，主要應用在無線通信等應用系統(tǒng)中。 TMS320C54x 系列 DSP 是 TI 公司在繼TMS320C1x、 TMS320C2x和 TMS320C5x之后出的新一代 16位定點數(shù)字信號處理器。TMS320C54x 的體系結構采用先進的哈佛結構，程序與數(shù)據(jù)分開存放，內部具有 8條高速并行總線。片 內集成有片外的存儲器和片內的外設以及專門用途的硬件邏輯，并配備有功能強大的指令系統(tǒng)，使得芯片具有很高的處理速度和廣泛的應用適應性。再加上采用模塊化的設計以及先進的集成電路技術，芯片的功耗小、成本低、自推出以來已廣泛地應用于移動通信、數(shù)字無線電、計算機網(wǎng)絡以及各種專門用途的實時嵌入式系統(tǒng)和儀器儀表中。 AT89C51 是一種帶 4 字節(jié)閃爍可編程可擦除只讀存儲器（ FPEROM― Falsh Programmable and Erasable Read Only Memory）的低電壓高性能 CMOS 8 位微處理器，俗稱 單片機。該器件采用 ATMEL 高密度非易失存儲器制造技術制造，與工業(yè)標準的 MCS51 指令集和輸出管腳相兼容。由于將多功能 8 位 CP 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C5 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案 整體電路設計 整個硬件電路用到了單片機控制模塊，模數(shù)轉換模塊，數(shù)模轉換模塊， DSP處理器，顯示和按鍵模塊以及低通濾波器。模數(shù)轉換器將外部的模擬信號轉換成數(shù)字信號送入數(shù)字信號處理器進行處理，單片機控制模塊主要完成顯示和按鍵輸入等一些簡單的控制功能，理論 上在本設計中僅僅依靠 DSP 就可以完成這些功能，但是考慮到 DSP 在運算方面的優(yōu)勢而讓其盡量完成計算相關的工作，所以將控制功能轉移到單片機上，這樣也更方便整個硬件電路以后的擴展。 DSP 芯片主要完成 DDS 的波形合成工作，這是整個設計的核心部分，它接受來自單片機的控制命令，輸出相應的波形。數(shù)模轉換將得到離散的數(shù)字序列轉換成模擬波形，經(jīng)過低通濾波器濾去二次諧波。整個硬件基本結構如下圖所示。 圖 硬件基本結構框圖 DSP 時鐘電路設計 一般 TMS320C54x 芯片的時鐘電路有兩種。一種是利用芯片內部的振 蕩器電路與 X X2/CLK 引腳之間連接的一個晶體和兩個電容組成并聯(lián)諧振電路，如圖，它可以產(chǎn)生與外加晶體同頻率的時鐘信號。電容一般在 0~30pf 之間選擇，它們可以對時鐘頻率起到微調的作用。另一種方法是采用封裝好的晶體振蕩器，將外部時鐘源直接輸入 X2/CLK 引腳，而將 X1 引腳懸空，如圖由于這種方法簡單，一般系統(tǒng)設計都采用這種方案。晶振我們一般采用 20M 晶振。 20pF 2 1 圖 內部振蕩器 圖 晶體振蕩電路 復位電路設計 復位電路 一般有兩種，一種是 RC 復位電路，另一種是采用集成自動監(jiān)控復位芯片電路。 RC 復位電路成本低，在一般情況下能夠保證系統(tǒng)的正常復位，但其功耗大，可靠性差，當電源出現(xiàn)瞬態(tài)降落時，由于 R 的相應速較慢，無法產(chǎn)生符合要求的復位脈沖，另外電阻和電容受環(huán)境溫度的影響大，給設計也帶來一些麻煩，所以采用性能全、價格低、可靠性高的集成自動監(jiān)控復位芯片復位電路。 圖 復位電路圖 供電電源設計 TMS320C5402 芯片的電源電壓有 和 V 兩種，其中 電壓供 I/O 接口用， V 電源主要供內部使用。 該片芯片的電流消耗主要取決于器件的運算負載能力，就是說如果器件處于全速運行的時候，那么其電流就達到該芯片的電流消耗的極大值，當處于等待狀態(tài)時，電流消耗就很小，所以我們在編程的時候盡量讓 CPU 處于等待狀態(tài)或休眠狀態(tài)，以降低功耗。 電源的產(chǎn)生一般由 5