正弦信號(hào)發(fā)生器方案設(shè)計(jì)(編輯修改稿)
2024-12-09 11:36 本頁面
【文章內(nèi)容簡(jiǎn)介】 模擬數(shù)字地之間的串?dāng)_敏感，模擬數(shù)字地之間的串?dāng)_對(duì) DAC 輸出信號(hào)的波形影響很大。故本系統(tǒng) 采用一個(gè)線性電源對(duì)模擬電路供電，采用一個(gè)開關(guān)電源對(duì)數(shù)字電路供電，模擬地和數(shù)字地之間通過一個(gè)磁珠相連。這種設(shè)計(jì)實(shí)現(xiàn)了模擬數(shù)字電路盡可能大的隔離。 三、理論分析和參數(shù)設(shè)計(jì) （ 1） 載頻參數(shù)設(shè)計(jì) 根據(jù)要求信號(hào)波形無明顯失真，故一個(gè)信號(hào)周期內(nèi)至少需插入 16 個(gè)點(diǎn)，而合成頻率最高達(dá) 10MHz，那么需要的 FPGA 和 DAC 接口數(shù)據(jù)傳輸速率為： 10M 16=160Mword/s 如此之高的頻率傳輸可能很不穩(wěn)定， 為了解決波形失真和傳輸速率的矛盾，選用MAX5858A它是雙路十位 300M 的 DAC，內(nèi) 部含有 4x/2x/1x 插值濾波電路。若采用 4x 插值則數(shù)據(jù)傳輸速率為 300Mwordps/4=75Mwordps DDS 輸出的正弦波信號(hào)每秒鐘有 75M 個(gè)插值點(diǎn)，并在 DAC 內(nèi)部完成 4 階插值和數(shù)字低通濾波，最后轉(zhuǎn)化為實(shí)際電壓輸出。這樣既抑制了高頻段輸出正弦信號(hào)可能的失真，又降低了數(shù)據(jù)接口的傳輸速度 ，提高了系統(tǒng)的可靠性。 系統(tǒng)頻率調(diào)整的步進(jìn)是 100Hz， DDS 邏輯電路的工作時(shí)鐘是 75M，所以 75M/100=750000219 所以， DDS 的頻率字 只要多于 20bit，頻率調(diào)整步進(jìn)就能小于 100Hz。 (2)AM/FM 調(diào)制參數(shù)設(shè)計(jì) AM 要求：產(chǎn)生 1KHz的正弦調(diào)制信號(hào)；調(diào)制度在 10%100%之間程控調(diào)節(jié)，步進(jìn)為 10%。本系統(tǒng)采用一個(gè) 10bit 的控制寄存器來保存調(diào)制度，其離散間隔為 1/1024，高于步進(jìn) 10%的要求，調(diào)制度可以由用戶自行設(shè)置，也可以用按鍵以 1%或 10%步進(jìn)調(diào)整。 FM 要求：產(chǎn)生 1KHz 的正弦調(diào)制信號(hào)；調(diào)制產(chǎn)生最大頻
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