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畢業(yè)設(shè)計(jì)-基于dds技術(shù)三相正弦信號發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)(參考版)

2024-12-06 16:43本頁面
  

【正文】 END behav。 END PROCESS P2。) THEN NULL。 elsif (EN=39。)THEN W=Q。 P2:PROCESS(EN)使能信號 BEGIN IF (EN =39。 END IF。 FOR I IN 1 TO 15 LOOP循環(huán) 第 30 頁 共 30 頁 Q(I)=Q(I1)。139。 BEGIN P1: PROCESS(CLK) BEGIN IF CLK39。 ARCHITECTURE behav OF reg1to16 IS SIGNAL Q:STD_LOGIC_VECTOR(15 DOWNTO 0)。 D_OUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 ENTITY reg1to16 IS PORT(D_IN,EN:IN STD_LOGIC。 串轉(zhuǎn)并模塊 LIBRARY IEEE。 ARCHITECTURE behav OF ADDER28B IS BEGIN S= A + B 。 S: OUT STD_LOGIC_VECTOR(27 DOWNTO 0))。 ENTITY ADDER28B IS PORT( A: IN STD_LOGIC_VECTOR(27 DOWNTO 0)。 USE 。//Delay(2)。 PHASE=1。 Delay(2)。0x80)。i8。 P_EN=0。F_EN=0。 } F_EN=1。 F_CLK=1。 F_CLK=0。i++) { F_cx_data=(bit)(FSWamp。 for(i=0。 } } void F_chuan_chu(uint FSW)// 頻率 { uchar i。z39。)。Lcd_WriteData(39。 } else if(F_DATA100) { Lcd_WriteData(F_DATA/10+0x30)。z39。)。Lcd_WriteData(39。 Lcd_WriteData(F_DATA%100/10+0x30)。amp。)。Lcd_WriteData(39。H39。)。 Lcd_WriteData(39。 Lcd_WriteData(F_DATA%100/10+0x30)。)。Lcd_WriteData(39。amp。)。Lcd_WriteData(39。H39。)。 Lcd_WriteData(39。Lcd_WriteData(F_DATA%100/10+0x30)。)。Lcd_WriteData(39。//確定數(shù)據(jù)顯示的坐標(biāo) if(F_DATA=10000) { Lcd_WriteData(F_DATA/10000+0x30)。DisplayString(0,2,頻率 : )。clear_lcd(1)。DisplayString(5,3,度 )。Lcd_WriteData(P_DATA%100/10+0x30)。 Lcd_WriteCmd(0x98+3)。clear_lcd(3)。P_chuan_chu(temp)。display_phase()。 } else if(temp3==15)//自減 { flag=0。//temp=P_DATA*。P_DATA++。break。clear_lcd(1)。P_chuan_chu(temp)。display_phase()。 }//退出鍵 else if(temp3==11) { if(flag==1) {flag=0。DisplayString(2,0,歡迎使用 ! )。 }//清零 else if(temp3==10) { clear_lcd(0)。i++) P_dispbuf[i]=0。 } //if(temp==10) { for(i=0。break。break。break。 switch(i) { case 0:Lcd_WriteCmd(0x90)。i3) { P_dispbuf[i]=temp3。 if(temp310amp。DisplayString(0,0,輸 入相位 : )。i=0。i5。 uint temp。F_chuan_chu(temp)。 display_pl()。F_DATA10000) F_DATA=10。 else if(F_DATA=1000amp。flag=0。F_chuan_chu(temp)。 display_pl()。F_DATA10000) F_DATA+=10。 else if(F_DATA=1000amp。flag=0。break。clear_lcd(0)。 } temp=F_DATA*。 F_DATA=F_dispbuf[0]*10000+F_dispbuf[1]*1000+F_dispbuf[2]*100+F_dispbuf[3]*10+F_dispbuf[4]。break。clear_lcd(1)。clear_lcd(1)。i5。 } i++。 case 4:Lcd_WriteData(F_dispbuf[4]+0x30)。 case 3:Lcd_WriteData(F_dispbuf[3]+0x30)。 case 2:Lcd_WriteData(F_dispbuf[2]+0x30)。 case 1:Lcd_WriteData(F_dispbuf[1]+0x30)。Lcd_WriteData(F_dispbuf[0]+0x30)。flag=1。amp。 while(1) { temp2=KeyScan()。 clear_lcd(0)。i++) F_dispbuf[i]=0。 for(i=0。 } } } void FSW_mode() { uchar temp2=0,i,flag。clear_lcd(1)。FSW_mode()。 if(temp1==12) //頻率控制字 { flag=1。F_chuan_chu(2021)。 DisplayString(2,0,歡迎使用 ! )。 uchar temp1=0,i=0。 void display_phase()。 void P_chuan_chu(uint PHASE)。 void PHASE_mode()。 第 25 頁 共 30 頁 uchar P_dispbuf[3]。 uint P_DATA。 sbit P_cx_data=P2^3。 sbit P_CLK=P2^4。 sbit F_EN=P2^1。 四年的讀書生活在這個季節(jié)即將劃上一個句號,而于我的人生卻只是一個逗號,我將面對又一次征程的開始。 老師 淵博的專業(yè)知識,嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度,精益求精的工作作風(fēng),誨人不倦的高尚師德,嚴(yán)以律己、寬以待人的崇高風(fēng)范,樸實(shí)無華、平易近人的人格魅力對我影響深遠(yuǎn)。譚敏 老師身上的責(zé)任和熱情深深 地 感染 了 我,并讓我為之動容。所以在這里,我要對 我的指導(dǎo)老師 —譚敏老師 表示我最由衷的感謝,感謝 譚敏 老師在我攻讀 學(xué) 士學(xué)位中對我所付出的一切心血。 參考文獻(xiàn) [1] 基于數(shù)字波形合成的三相正弦信號源設(shè)計(jì)與理論研究 [D], 論文編碼 189784,23; [2] 戴 檸 .陳一饒 . DDS 信號源的研制 [J]. 儀器儀表學(xué)報(bào) .1996,17(1):2428; [3] 基于 FPGA 的雙路可移相任意波形發(fā)生器 [J],李航、曲永志、雷霆,武漢理工大學(xué)自動化學(xué)院, 25; [4] 基于 FPGA 的 DDS 調(diào)頻信號的研究與實(shí)現(xiàn) [J],石偉,宋躍,李琳,湖南科技大學(xué),中圖分類號: TP274; TM935, 34; [5] 8051 中文資料 [Z],杭州康芯電子有限公司; [6] EDA/SOPC 技術(shù)實(shí)驗(yàn)講義 [Z],杭州康芯電子有限公司, 1214; [7] 全國大學(xué)生電 子設(shè)計(jì)競賽試題精選 [M],陳永真 等編著,電子工業(yè)出版社; 第 20 頁 共 30 頁 致 謝 歲月如歌,光陰似箭,回首求學(xué)歷程,對那些引導(dǎo)我、幫助我、激勵我的人,我心中充滿了感激。綜合測試表明,本系統(tǒng)滿足賽題所有的要求。系統(tǒng)可輸三相正弦波,頻率范圍 1Hz~ 30kHz,并且可 輸出載波頻率約為 10kHz,調(diào)制信號頻率在 100Hz~ 1kHz范圍內(nèi)可變。由于我在 C程序里將頻率和相位控制字做了處理再串行輸出,使得誤差有所減小。輸出的相位φ的誤差為 PSW 176。輸出的頻率 0f 的誤差為 FSW 。 表 5 兩相間相位差測試 測量 次數(shù) 設(shè)置 相位差值(度) 實(shí)際相位差值(度) 誤差( %) 1 0 0 0 2 45 44 3 90 89 4 137 135 5 200 198 1 6 360 360 0 誤差分析 本系統(tǒng)存在的誤差主要有頻率步進(jìn)誤差、頻率預(yù)置誤差、相位步進(jìn)誤差和相位預(yù)置誤差。從表中可知, 在 0度和 360度時(shí)相位誤差為 0,其它情況下差誤差在 %左右。 系統(tǒng)測試結(jié)果 表 2 第一路波形 頻率測試 第一路波形輸出 測量 次數(shù) 設(shè)置頻率 ( Hz) 實(shí)際輸出 頻率( Hz) 誤差( %) 輸出端接 10k 電阻時(shí)波形峰峰值( V) 1 10 2 2 100 3 4 20K 5 30K 6 35K 表 3 第二路波形 頻率測試 第 18 頁 共 30 頁 第二路波形輸出 測量 次數(shù) 設(shè)置頻率 ( Hz) 實(shí)際輸出 頻率( Hz) 誤差( %) 輸出端接 10k 電阻時(shí)波形峰 峰值( V) 1 10 3 2 100 3 4 20K 15 5 30K 6 35K 表 4 第三路波形 頻率測試 第三路波形輸出 測量 次數(shù) 設(shè)置頻率 ( Hz) 實(shí)際輸出 頻率( Hz) 誤差( %) 輸出端接 10k 電阻時(shí)波形峰峰值( V) 1 10 1 2 100 0 3 4 20K 15 5 30K 6 35K 從以上三個表格可知,系統(tǒng)能夠輸出的頻率可達(dá)到 35KHz,輸出端接 10k電阻時(shí)波形峰峰值可達(dá) ,頻率誤差都在 %左右。相位最大允許輸入 3 位,輸入完畢后必須按下“確定”鍵輸出波形才會改變。按下“調(diào)頻”鍵后,直接按下“ +”或“ ”鍵即可對頻率值進(jìn)行步進(jìn)操作。 按下鍵盤上的“調(diào)頻”鍵,進(jìn)入調(diào)頻模式, lcd 上會顯示 “輸入頻率:”。在完成輸入或步進(jìn)操作后必須按下“確定”鍵才會將數(shù)據(jù)送給累加器,只要按下“確定”鍵之前按下“退出”鍵就可以取消當(dāng)前對數(shù)值的修改。 圖 16 主程序流程圖 第 17 頁 共 30 頁 初始化后 lcd12864會顯示“歡迎使用”字樣,輸出波形頻率和兩相相位差分別為 2KHz和 0度。通過實(shí)物驗(yàn)證,此程序很好的完成了以上所述的要求,在減小頻率和相位誤差上也起到了很好的效果,具有友好的人機(jī)界面顯示。 第 16 頁 共 30 頁 圖 15 波形移位和電壓放大電路原理圖 第七章 單片機(jī)程序設(shè)計(jì) 嵌在 FPGA中的 8051單片機(jī)主要控制頻率控制字與相位控制字的傳送、鍵盤掃描和人機(jī)界面的顯示,系統(tǒng)時(shí)鐘是 35M,由 PLL鎖相環(huán)提供。本設(shè)計(jì)中將輸出信號的電壓峰峰值調(diào)為 17V。因此要想使輸出的電壓峰峰值在 10k的電阻上不小于 20V,就要加一電壓放大電路。
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