【正文】 當(dāng)然本設(shè)計(jì)還是存在一些不足之處，比如 在程序設(shè)計(jì)中如何實(shí)現(xiàn)程序結(jié)構(gòu)的最優(yōu)化。 用 此 種方法設(shè)計(jì)的 正弦信號 波形發(fā)生器 結(jié)構(gòu)簡單， 方便 控制。 本文在研究 DDS 基本原理的基礎(chǔ)上，完成了 正弦 波 信號發(fā)生器的 電路設(shè)計(jì)和 FPGA 編程。 通過設(shè)計(jì)其低層原理圖見附錄，其系統(tǒng)的 DDS模塊圖如下圖 52所示 圖 52 DDS 模塊圖 DDS 中的分頻、累加器及正弦波的仿真如圖 5 5 55 所示： 圖 53 分頻仿真圖 圖 54 K=10 時(shí)累加器的仿真圖 圖 55 正弦波的仿真圖 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 26 6 結(jié)論 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì)這個(gè)課題的設(shè)計(jì)目的是充分運(yùn)用大學(xué)期間所學(xué)的專業(yè)知識，考察現(xiàn)在正在使用的信號發(fā)生器的基本功能，完成一個(gè)基本的實(shí)際系統(tǒng)的設(shè)計(jì)全過程。波形存儲器設(shè)計(jì)主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省3/4 的資源，這是非?？捎^的。相位累加器調(diào)用 lmp_add_sub 加減法器模塊，相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度 [20]。它以 DAC0832 的輸出接到 D/A 轉(zhuǎn)換的參考電壓（ Vref）輸入端作為基準(zhǔn)電壓源輸入 [25]，其輸出波形的幅度為： V= Vref。 頻率分辨率 定義 為 ： Δ f=fc/ N2 =20HZ 由于 FPGA 的工作電壓為 5V，所以幅度分辨率為： Adiv=5/216 =,故都能達(dá)到指標(biāo)要求。要達(dá)到相位調(diào)節(jié)步進(jìn) 1176。所以，其相位差調(diào)節(jié)分辨率為： 360176。給相位累加器預(yù)置的累加初值 K2 （加在相位累加器的高 A 位），兩路輸出信號的相位差與累加初值 K2 的關(guān)系為： θ =（ K2 /2A ） /360176。且 clkf 的取值受到 D/A 轉(zhuǎn)換速率的限制，因 D/A轉(zhuǎn)換器 AD7521 的轉(zhuǎn)換速率為 500ns，即頻率為 2MHZ，綜合考慮選取晶振基準(zhǔn)頻率為 。 又因?yàn)橄辔辉隽考拇嫫鳛?10 位，則由（ ）式得最高輸出頻率為： 16106m a x 2 ???of= 最低輸出頻率為 20HZ。 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 24 為保證輸出頻率 20KHZ 以上時(shí)，取樣點(diǎn)數(shù)不小于 64 點(diǎn)，以減小失真，這樣時(shí)鐘頻率必須大于 。又因?yàn)檩敵鲂盘栴l率步進(jìn)為 20HZ，若令 clkf =20? 2N ，則 of =20BΔθ。 系統(tǒng)頻率、相位和幅度的計(jì)算 正弦波可表示為 :F=Asin(2Л of ),數(shù)字量最終轉(zhuǎn)換為模擬 量時(shí)可表示為： F=Asin(θ k1+Δ θ ) （ ） 式中 of 為輸出正弦波頻率， A 為輸出正弦波的幅度， Δ θ 為一個(gè)時(shí)鐘周期 Tclk 的相位增量，即 2Л Tclk。支持 FLEX、 MAX、 ACEX1K 系列器件，可通過 MAX+plusⅡ圖形編輯器創(chuàng)建圖形設(shè)計(jì)文件 (.gdf)，通過 MAX+plusⅡ文本編輯器使用 VHDL 語言創(chuàng)建文本設(shè)計(jì)文件 (.vhd)，還可以通過 MAX+plusⅡ波形編輯器創(chuàng)建波形設(shè)計(jì)文件 (.wdf)。 圖 51 MAX+PLUSⅡ 的設(shè)計(jì)流程 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 23 本設(shè)計(jì)是在 EDA 設(shè)計(jì)平臺上實(shí)現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機(jī)和Altera 公司的 MAX+plusⅡ軟件。 （ 4）編程驗(yàn)證設(shè)計(jì)項(xiàng) 目。模擬仿真是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為后仿真。設(shè)計(jì)項(xiàng)目校驗(yàn)方法包括功能仿真、模擬仿真和定時(shí)分析。然后對設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件，延時(shí)信息文件和器件編程文件，供分析、仿真和編程使用。 (2) 編譯設(shè)計(jì)項(xiàng)目。邏輯設(shè)計(jì)的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設(shè)計(jì)網(wǎng)表文件輸入等。 使用 MAX+PLUSⅡ 的設(shè)計(jì)過程包括以下幾步，若任一步出錯(cuò)或未達(dá)到設(shè)計(jì)要求則應(yīng)修改設(shè)計(jì)，然后重復(fù)以后各步，如 下圖 51 所示。 MAX+PLUSⅡ 具有開放的界面，可與其他工業(yè)標(biāo)準(zhǔn)的 EDA 設(shè)計(jì)輸入、綜合及校驗(yàn)工具相連接。 鍵盤電路的電路如圖 所示 ,由分頻器電路 ,鍵盤掃描計(jì)數(shù)器電路 ,鍵盤COLUMN 和 ROW 按鍵檢 測電路 ,按鍵抖動(dòng)消除電路 ,按鍵編碼電路組成。并在掃描頻率的控制下對鍵盤的列輸出信號進(jìn)行掃描，當(dāng)有鍵按下，則讀入相應(yīng)的數(shù)值進(jìn)行相應(yīng)的處理。 FPGA 完成對鍵盤的掃描，實(shí)現(xiàn)對頻率控制字的讀入及處理。利用程序控制，當(dāng)輸入頻率小于 10HZ 時(shí)，顯示 000000HZ；當(dāng)輸入頻率大于 100，000HZ 時(shí)，顯示 888888HZ,更好的實(shí)現(xiàn)人機(jī)交流。 圖 45 低通 濾波電路 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 20 數(shù)碼管顯示 電路 顯示模塊采用 8 個(gè) 8 位 LED 顯示，可使系統(tǒng)實(shí)現(xiàn)簡單化，采用動(dòng)態(tài)掃描顯示的方法，可以減少系統(tǒng)功率損耗。 為保證穩(wěn)幅輸出，選用 AD817，這是一種低功耗、高速、寬帶運(yùn)算放大器 , 具有很強(qiáng)的大電流驅(qū)動(dòng)能力。經(jīng)過第二級求和運(yùn)算放大器 F2 后得到雙極性模擬輸出電壓為 REFREF VVRRVRVV ?????? 01010 22)2( () 把 ()式代入 ()式整理得 ： REFnn VDV110 2 2???? () 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 19 若 D/A 轉(zhuǎn)換器輸出為雙 極性，如 圖 44 所示 WR12ILE19WR218XFER17GND10DI416DI515DI614DI713DI25DI34Iout212Rfb9Vref8VCC20DI07DI16Iout111CS1AGND3DAC0832+LM324+LM324RR102RR82RR95VV01DI0DI1DI2DI3DI4DI5DI6DI7WRCSVO 圖 44 D/A轉(zhuǎn)換 器 雙 極性 輸 出 電 路 濾波電路 如圖 41 所示，設(shè)計(jì) D/A 輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負(fù)載能力。 DAC0832 與反比例放大器相 連 ， 實(shí)現(xiàn)電 流到 電壓 的 轉(zhuǎn)換 ，因此 輸 出模擬 信 號 的極性與 參考電壓 的極性相反， 數(shù) 字量與模 擬 量的 轉(zhuǎn)換關(guān)系為 V01=nD2Vref () 式中 D = 00112211 22.. .22 DDDD nnnn ??? ???? 為基準(zhǔn)電壓。 8 位 輸 入寄存器用于存放主機(jī)送 來 的 數(shù) 字量，使 輸入 數(shù) 字量得到 緩沖 和 鎖 存，加以控制； 8 位 DAC 寄存器用于存放待 轉(zhuǎn)換 的 數(shù) 字量； 8位 D/A 轉(zhuǎn)換器輸 出與 數(shù) 字量成正比的模 擬電 流；由與 門 ，非與 門組 成的 輸 入控 制來控制 兩個(gè) 寄存器的 選 通 或鎖存狀態(tài) 。本設(shè)計(jì)選用直通方式。由 WRXFER 的邏輯組合產(chǎn)生 LE2，當(dāng) LE2 為高電平時(shí)， DAC 寄存器的輸出隨寄存器的輸入而變化， LE2 的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入 DAC 寄存器并開始 D/A 轉(zhuǎn)換。 DAC0832 結(jié)構(gòu)： D0～ D7： 8 位數(shù)據(jù)輸入線， TTL 電平，有效時(shí)間應(yīng)大于 90ns(否則鎖存器的數(shù)據(jù)會(huì)出錯(cuò) )； ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效； 顯示電路模塊 4*4 鍵盤模塊 FPGA DA模塊 低通濾波器 輸出 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 17 CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效。這個(gè) DA 芯片以其價(jià)格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。 ADC0832 的介紹： DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片。 DAC0832 芯片簡介 利用 FPGA 芯片 和 DAC0832 進(jìn)行低頻函數(shù)信號發(fā)生器的設(shè)計(jì)。其具體組成框圖如下圖 41 所示： 圖 41 系統(tǒng)組成框圖 D/A 轉(zhuǎn)換電路 因?yàn)橐a(chǎn)生兩路具有相位差的正弦波，所以必須采用一 片 D/A 轉(zhuǎn)換芯片將兩路信號分別轉(zhuǎn)換成模擬量輸出。 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 16 外圍電路設(shè) 計(jì) 系統(tǒng) 組成框圖 系統(tǒng)控制電路主要是根據(jù)是否需要相位調(diào)制及頻率調(diào)制，系統(tǒng)時(shí)鐘是否需要分頻得到所需的基準(zhǔn)時(shí)鐘，頻率碼的輸入方式是串行、并行還是微機(jī)接口方式。由于本設(shè)計(jì)只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于 x=π直線成奇對稱，基于此可以將 ROM 表減至原來的1/2，再利用左半周期內(nèi)，波形對于點(diǎn)（π /2， 0）成偶對稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過一個(gè)正弦碼表的前 1/4 周期就可以變換得到的正弦的整個(gè)周期碼 表，這樣就節(jié)省了將近 3/4 的資源 [15]。在設(shè)計(jì)時(shí)可充分利用信號周期內(nèi)的對稱性和算術(shù)關(guān)系來減少 EAB 的開銷。該電路通常采用 ROM 結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM 的地址輸入，而后通過查表和運(yùn)算， ROM 就能輸出所需波形的量化數(shù)據(jù)。采用流水線技術(shù)可以大大提高系統(tǒng)的工作速度 [13]。為了進(jìn)一步提高速度，在設(shè)計(jì)相位累加器模塊和加法器模塊時(shí)并沒有采用 FPGA 單元庫中16～ 32 位加法器，盡管它們可以很容易地實(shí)現(xiàn)高達(dá) 32 位的相位累加器，但當(dāng)工作頻率較高時(shí)，它們較大的延時(shí)不能滿足速度 要求，故不可取。 綜合考慮后，相位累加器采用流水線技術(shù)來實(shí)現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。另一種提高速度的辦法是采用流水線技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。小的累加器可以利用 FLEX 器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。另外采用 VHDL 硬件描述語言實(shí)現(xiàn)整個(gè) DDS 電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同 FPGA 器件之間實(shí)現(xiàn)移植。 FPGA 設(shè)計(jì) DDS 電路的具體實(shí)現(xiàn) FPGA 設(shè)計(jì)的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成 ]11[ 。而利用 FPGA 則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具 有良好的實(shí)用性。整個(gè) DDS 電路的電路結(jié)構(gòu)如圖37 所示。相位累加器的輸出對應(yīng)于該合成周期信號的相位，并且這個(gè)相位是周期性的，在 0～ N2 范圍內(nèi)起變化。具體方案如下 :累加器由加法器和 D 觸發(fā)器級聯(lián)組成。 本設(shè)計(jì)可基于 DDS 的 基本原理 ，利用 Altera 公司的 FPGA 芯片 FLEX10 系列器件 設(shè) 法將波形采樣點(diǎn)的值依次通過數(shù)模轉(zhuǎn)換器（ MDAC）轉(zhuǎn)換成模擬量輸出 ,可達(dá)到預(yù)期的目的，具有較高的性價(jià)比 。對于自行設(shè)計(jì)的基于 FPGA 芯片的解決方案： DDS 技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。頻率合成有多種實(shí)現(xiàn)方法，其中32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 M 序列 1K 正弦ROM 乘法器 最大頻偏 加 法 器 頻率控制字 載 波 ROM 調(diào)頻波 基于 DDS 的精密正弦信號發(fā)生器的設(shè)計(jì) 13 直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等 。原理框圖同 ASK。原理框圖如 36 所示 ： 圖 36 ASK 調(diào)制原理框圖 FSK 調(diào)制原理 這里我們約定輸入為 1 時(shí)， PSK 輸出初始相位為 0，輸入為 0 時(shí)，輸出反 相 。 使其在輸出 ASK 信號時(shí)載波固定 為 100KHz。原理組成框圖如 圖 35 所示 : 32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 256KHz AM 波 8位計(jì)數(shù)器 8 位 正弦ROM 幅值放大