【正文】 =20HZ 由于 FPGA 的工作電壓為 5V，所以幅度分辨率為： Adiv=5/216 =,故都能達到指標要求。所以，其相位差調(diào)節(jié)分辨率為： 360176。且 clkf 的取值受到 D/A 轉(zhuǎn)換速率的限制，因 D/A轉(zhuǎn)換器 AD7521 的轉(zhuǎn)換速率為 500ns，即頻率為 2MHZ，綜合考慮選取晶振基準頻率為 。 基于 DDS 的精密正弦信號發(fā)生器的設計 24 為保證輸出頻率 20KHZ 以上時，取樣點數(shù)不小于 64 點，以減小失真，這樣時鐘頻率必須大于 。 系統(tǒng)頻率、相位和幅度的計算 正弦波可表示為 :F=Asin(2Л of ),數(shù)字量最終轉(zhuǎn)換為模擬 量時可表示為： F=Asin(θ k1+Δ θ ) （ ） 式中 of 為輸出正弦波頻率， A 為輸出正弦波的幅度， Δ θ 為一個時鐘周期 Tclk 的相位增量，即 2Л Tclk。 圖 51 MAX+PLUSⅡ 的設計流程 基于 DDS 的精密正弦信號發(fā)生器的設計 23 本設計是在 EDA 設計平臺上實現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機和Altera 公司的 MAX+plusⅡ軟件。模擬仿真是在考慮設計項目具體適配器件的各種延時的情況下仿真設計項目的一種項目驗證方法，稱為后仿真。然后對設計項目進行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件，延時信息文件和器件編程文件，供分析、仿真和編程使用。邏輯設計的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設計網(wǎng)表文件輸入等。 MAX+PLUSⅡ 具有開放的界面，可與其他工業(yè)標準的 EDA 設計輸入、綜合及校驗工具相連接。并在掃描頻率的控制下對鍵盤的列輸出信號進行掃描，當有鍵按下，則讀入相應的數(shù)值進行相應的處理。利用程序控制，當輸入頻率小于 10HZ 時，顯示 000000HZ；當輸入頻率大于 100，000HZ 時，顯示 888888HZ,更好的實現(xiàn)人機交流。 為保證穩(wěn)幅輸出，選用 AD817，這是一種低功耗、高速、寬帶運算放大器 , 具有很強的大電流驅(qū)動能力。 DAC0832 與反比例放大器相 連 ， 實現(xiàn)電 流到 電壓 的 轉(zhuǎn)換 ，因此 輸 出模擬 信 號 的極性與 參考電壓 的極性相反， 數(shù) 字量與模 擬 量的 轉(zhuǎn)換關(guān)系為 V01=nD2Vref () 式中 D = 00112211 22.. .22 DDDD nnnn ??? ???? 為基準電壓。本設計選用直通方式。 DAC0832 結(jié)構(gòu)： D0～ D7： 8 位數(shù)據(jù)輸入線， TTL 電平，有效時間應大于 90ns(否則鎖存器的數(shù)據(jù)會出錯 )； ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效； 顯示電路模塊 4*4 鍵盤模塊 FPGA DA模塊 低通濾波器 輸出 基于 DDS 的精密正弦信號發(fā)生器的設計 17 CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應大于 500ns）有效。 ADC0832 的介紹： DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片。其具體組成框圖如下圖 41 所示： 圖 41 系統(tǒng)組成框圖 D/A 轉(zhuǎn)換電路 因為要產(chǎn)生兩路具有相位差的正弦波，所以必須采用一 片 D/A 轉(zhuǎn)換芯片將兩路信號分別轉(zhuǎn)換成模擬量輸出。由于本設計只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于 x=π直線成奇對稱，基于此可以將 ROM 表減至原來的1/2，再利用左半周期內(nèi)，波形對于點（π /2， 0）成偶對稱，進一步將 ROM 表減至最初的 1/4，因此通過一個正弦碼表的前 1/4 周期就可以變換得到的正弦的整個周期碼 表，這樣就節(jié)省了將近 3/4 的資源 [15]。該電路通常采用 ROM 結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM 的地址輸入，而后通過查表和運算， ROM 就能輸出所需波形的量化數(shù)據(jù)。為了進一步提高速度，在設計相位累加器模塊和加法器模塊時并沒有采用 FPGA 單元庫中16～ 32 位加法器，盡管它們可以很容易地實現(xiàn)高達 32 位的相位累加器，但當工作頻率較高時，它們較大的延時不能滿足速度 要求，故不可取。另一種提高速度的辦法是采用流水線技術(shù)，即把在一個時鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。另外采用 VHDL 硬件描述語言實現(xiàn)整個 DDS 電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同 FPGA 器件之間實現(xiàn)移植。而利用 FPGA 則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，具 有良好的實用性。相位累加器的輸出對應于該合成周期信號的相位，并且這個相位是周期性的，在 0～ N2 范圍內(nèi)起變化。 本設計可基于 DDS 的 基本原理 ，利用 Altera 公司的 FPGA 芯片 FLEX10 系列器件 設 法將波形采樣點的值依次通過數(shù)模轉(zhuǎn)換器（ MDAC）轉(zhuǎn)換成模擬量輸出 ,可達到預期的目的，具有較高的性價比 。頻率合成有多種實現(xiàn)方法，其中32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 M 序列 1K 正弦ROM 乘法器 最大頻偏 加 法 器 頻率控制字 載 波 ROM 調(diào)頻波 基于 DDS 的精密正弦信號發(fā)生器的設計 13 直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點，如頻率切換速度快、分辨率高、頻率和相位易于控制等 。原理框圖如 36 所示 ： 圖 36 ASK 調(diào)制原理框圖 FSK 調(diào)制原理 這里我們約定輸入為 1 時， PSK 輸出初始相位為 0，輸入為 0 時，輸出反 相 。原理組成框圖如 圖 35 所示 : 32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 256KHz AM 波 8位計數(shù)器 8 位 正弦ROM 幅值放大 直流疊加 乘法器 Fo 調(diào)制度控制字 基于 DDS 的精密正弦信號發(fā)生器的設計 12 圖 35 FM 調(diào)制原理組成框圖 ASK 調(diào)制原理 根據(jù) ASK 的定義，輸入為 1 時，輸出幅度最大，輸入為 0 時，輸出為 0，可以很容易得到 ASK 信號。 頻率控制字 K 輸出序列 N N 位 加法器 N 位相位 寄存器 基于 DDS 的精密正弦信號發(fā)生器的設計 11 圖 33 正弦波發(fā)生模塊原理框圖 AM 硬件實現(xiàn)原理 我們用將系統(tǒng)時鐘分頻得到的 256KHz 的時鐘作為一 個 8 位的計數(shù)器的時鐘，該計數(shù)器的輸出作為一個 8 位正弦表 ROM 的地址發(fā)生器，從而得到一個 1KHz 的調(diào)制波。輸出頻率 Fout=M*Δf（ M 為頻率控制字），由此式可知，只要改變頻率控制字 M 即可改變輸出頻率 。由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設定相同的頻率控制字、不同的初始相位，那么在原理上就 可以 實現(xiàn)輸出兩路具有一定相位差的同頻信號 。 新的數(shù)據(jù)送到相位累加器時，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片 頻率合成器 之間的相位差 [4]。波形 內(nèi) 存的 輸 出送到 D/A 轉(zhuǎn)換 器， D/A 轉(zhuǎn)換 器 將數(shù) 字量形式的波形幅值 轉(zhuǎn)換 成所要求合成 頻 率的模 擬 量形式信 號 [3]。每 來 一 個時鐘脈沖 fs，加法器 將頻 率控制字ｋ與累加寄 存器輸 出的累加相位 數(shù) 據(jù)相加，把相加后的 結(jié) 果送至累加寄存器的 數(shù) 據(jù) 輸 入端。 EPF10K10LC844 的主要參數(shù)如表 31[17]： 基于 DDS 的精密正弦信號發(fā)生器的設計 9 表 31 EPF10K10LC844 的主要參數(shù) 邏輯門數(shù) I/O 門數(shù) 電源 V 速 度等級 /ns 邏輯單元 RAM /bit 參數(shù) 10000 84 4 576 6144 其 5V 外部電源和 TTL、 CMOS 電平兼，豐富的寄存器資源和 I/O 口， 40MHZ的工作頻率滿足基準時鐘 10MHZ 的要求，其優(yōu)良的特性完全可以實現(xiàn) DDS 芯片的功能。 FLEX10K是 Altera 公司 1995 年推出的產(chǎn)品系列，它集合了可編程器件的靈活性，采用 mCMOS SRAM 工藝制造，器件規(guī)模從 10000 門到 250000 門，系統(tǒng)時鐘可以達到 204MHZ，兼容 66MHZ， 64 bit PIC，采用獨特的嵌入式陣列和邏輯陣列的邏輯實現(xiàn)結(jié)構(gòu)，同一系列相同封裝的芯片在管腳上滿足兼容 [16]。 2021 年 12 月收購 agere 公司（原 Lucent 微電子部）的 FPGA 部門。 可以講 Altera 和Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。產(chǎn)品種類較全，主要有： XC9500， Coolrunner ， Spartan, Virtex 等。 Altera是著名的 PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 目前世界上有十幾家生產(chǎn) CPLD/FPGA 的公 司，最大的三家是： ALTERA XILINX Lattice 其中 ALTERA 和 XILINX 占有了 60%以上的市場份額。若在系統(tǒng)級應用中，開發(fā)人員不具備系統(tǒng)的擴充開發(fā)能力， 只是搞搞編程是沒什么意義的，當然設備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應用看似起點高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點個人開發(fā)，希望能幫助想學 FPGA 但很茫然無措的人理一理思路。使用 FPGA 還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務）及硬件軟化、軟件硬化 等功能。 FPGA 由可編程邏輯單元陣列、布線資源和可編程的 I/O 單元陣列構(gòu)成，一個FPGA 包含豐富的邏輯門、寄存器和 I/O 資源。 FPGA 內(nèi)部僅用來產(chǎn)生各種信號并接收單片機發(fā)來的控制命令且 FPGA 運行速度非常高完全可以滿足題目的要求。 方案三 的 方法在軟、 硬件電路設計上都簡單，且與我們的設計思路緊密結(jié)合。 VHDL 語言是電子設計領(lǐng)域的主流硬件描述 語言 ,具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大降低了硬件設計任務，提高了設計效率和可靠性 ,要比模擬電路快得多。雖然用此方案產(chǎn)生 的信號具有頻譜純度高、集成度高等優(yōu)點。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現(xiàn)很難，高低頻率比不可能做得很高。； （ 3）兩路輸出正弦 波信號，峰峰值分別在 ～ 5V變化； （ 4）數(shù)字顯示頻率、相位差。單片機 通過接口電路 控制 FPGA 構(gòu)成的 DDS 系統(tǒng)，通過鍵盤 送人頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過低通濾波器后形成平滑的正弦波。 （ 4）信號發(fā)生器相位差 0176。與現(xiàn)有各類型波形發(fā)生器比較而言，產(chǎn)生的數(shù)字信號干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡單方便，成本低 ?，F(xiàn)在許多DDS 芯片 都 直接提供了實現(xiàn)多種數(shù)字調(diào)制的功能，實現(xiàn)起來比較簡單，而要實現(xiàn)模擬線性調(diào)制具有一定的難度。低相噪高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標， DDS 技術(shù)的發(fā)展將有力地推動這一目標的實現(xiàn)。 再加上現(xiàn)在 電子技術(shù) 突飛猛進 的發(fā)展，產(chǎn)品的技術(shù)含量越來越高，使得芯片的復雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設計的需求也越來越多，特別是專用集成電路（ ASIC）設計技術(shù)的日趨進步和完善，推動了數(shù)字系統(tǒng)設計的迅速發(fā)展。為達到此目標，必須采用少量的 IC 器件使面積盡可能 研究此課題的目的和意義 隨著 我國的經(jīng)濟日益增長，社會對電子產(chǎn)品的需求量也就越來越大。 電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高?，F(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強，體積更小，速度更快，功耗更低。 頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設備。而通過設定不同的累加器初值 (K1)和初始相位值 (K2)， 可以 調(diào)節(jié)兩路相同頻率正弦信號之間的相位差 ， 從而產(chǎn)生數(shù)字式的頻率、相位和幅值可調(diào)的精密正弦波信號，最后通過 MAX+PLUSII演示仿真結(jié)果。 側(cè)重敘述了用 FPGA 來完成直接數(shù)字頻率合成器 (DDS)的設計 ， DDS 由相位累加器和正弦 ROM 查找表兩個功能塊組成 ， 其中 ROM 查找表由兆功能模塊 LPM_ROM 來實現(xiàn)。 關(guān)鍵字 單