【正文】 Programmable Gate Array)的英語縮寫，它是在陣列的各個(gè)節(jié)點(diǎn)放上由門 、觸發(fā)器等做成的邏輯單元，并在各個(gè)單元之間預(yù)先制作了許多連線。 方案二 ：采用專用 DDS 芯片 AD9852 來設(shè)計(jì)，其總體框圖如圖 21 所示。 本文主要 研究的 工作 和目標(biāo) 信號(hào)發(fā)生器一般是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [4]。 目前，我國的電子產(chǎn)品市場(chǎng)正在迅速的壯大，市場(chǎng)前景廣闊。 與傳統(tǒng)的頻率合成方法相比， DDS 合成信號(hào)具有 頻率切換時(shí)間短、頻率分辨率高、相位變化連續(xù)等諸多優(yōu)點(diǎn)。所以今天無論是民用的移動(dòng)電話、程控交換機(jī)、集群電臺(tái)、廣播發(fā)射機(jī)和調(diào)制解調(diào)器 ,還是軍用的雷達(dá)設(shè)備、圖形處理儀器、遙控遙測(cè)設(shè)備、加密通信機(jī)中 ,都已廣泛地使用大規(guī)模可編程器件 [1]。 DDS 具有相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時(shí)間短、輸出相位連續(xù)、可以實(shí)現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點(diǎn)，而可編程門陣列（ FPGA）具有集成度高、通用性好、設(shè)計(jì)靈活 、編程方便、可以實(shí)現(xiàn)芯片的動(dòng)態(tài)重構(gòu)等特點(diǎn)，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)?！?359176。 用該方案來實(shí)現(xiàn) DDS 具有較強(qiáng)的靈活性， 可以 根據(jù)我們的需要寫進(jìn)去不同的功能模塊，以此來達(dá)到題目所要求的功能。 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)， 產(chǎn)品設(shè)計(jì) ，系統(tǒng)設(shè)計(jì) （ 1） 電路設(shè)計(jì)中 FPGA 的 應(yīng)用 ： 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)， 新產(chǎn)品 的開發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計(jì)將成為一個(gè) 熱門行業(yè) ！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗． （ 2） 產(chǎn)品設(shè)計(jì) ： 把相對(duì)成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù)和基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 7 專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計(jì)還包括 專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對(duì)價(jià)格敏感產(chǎn)品設(shè)計(jì)以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段在這個(gè)領(lǐng)域， FPGA 因?yàn)榫邆浣涌?，控制，功能IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡(jiǎn)單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì)將是 FPGA 技術(shù)應(yīng)用最廣大的市場(chǎng)，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計(jì)對(duì)技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn) 在整個(gè)行業(yè)正處在組建＂首發(fā)團(tuán)隊(duì)＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計(jì)是一種 職業(yè)發(fā)展 方向定位，不是簡(jiǎn)單的愛好就能做到的！產(chǎn)品設(shè)計(jì)領(lǐng)域會(huì)造就大量的企業(yè)和企業(yè)家，是一個(gè)近期的發(fā)展熱點(diǎn)和機(jī)遇 （ 3） 系統(tǒng)級(jí)應(yīng)用 ： 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的 計(jì)算機(jī)技術(shù) 結(jié)合，實(shí)現(xiàn)一種FPGA 版的 計(jì)算機(jī)系統(tǒng) 如用 Xilinx V4， V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU， 然后再配合各 種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINIX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA 大型系統(tǒng)來講是很有幫助的。通常來說，在歐洲和美國用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多。它是 由參考時(shí)鐘、相位累加器、正弦查詢表和 D／ A 轉(zhuǎn)換器組成， DDS 的 結(jié) 構(gòu)有很多種，其基本的 電 路原理可用 圖 31 來 表示 。相位累加器我們采用的是 32 位的，系統(tǒng)時(shí)鐘采用 100M。原理框圖同 ASK。 FPGA 設(shè)計(jì) DDS 電路的具體實(shí)現(xiàn) FPGA 設(shè)計(jì)的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成 ]11[ 。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來減少 EAB 的開銷。由 WRXFER 的邏輯組合產(chǎn)生 LE2，當(dāng) LE2 為高電平時(shí)， DAC 寄存器的輸出隨寄存器的輸入而變化， LE2 的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入 DAC 寄存器并開始 D/A 轉(zhuǎn)換。 FPGA 完成對(duì)鍵盤的掃描，實(shí)現(xiàn)對(duì)頻率控制字的讀入及處理。設(shè)計(jì)項(xiàng)目校驗(yàn)方法包括功能仿真、模擬仿真和定時(shí)分析。 又因?yàn)橄辔辉隽考拇嫫鳛?10 位，則由（ ）式得最高輸出頻率為： 16106m a x 2 ???of= 最低輸出頻率為 20HZ。波形存儲(chǔ)器設(shè)計(jì)主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對(duì)稱特性，可以節(jié)省3/4 的資源，這是非?？捎^的。 通過設(shè)計(jì)其低層原理圖見附錄，其系統(tǒng)的 DDS模塊圖如下圖 52所示 圖 52 DDS 模塊圖 DDS 中的分頻、累加器及正弦波的仿真如圖 5 5 55 所示： 圖 53 分頻仿真圖 圖 54 K=10 時(shí)累加器的仿真圖 圖 55 正弦波的仿真圖 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 26 6 結(jié)論 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì)這個(gè)課題的設(shè)計(jì)目的是充分運(yùn)用大學(xué)期間所學(xué)的專業(yè)知識(shí)，考察現(xiàn)在正在使用的信號(hào)發(fā)生器的基本功能，完成一個(gè)基本的實(shí)際系統(tǒng)的設(shè)計(jì)全過程。且 clkf 的取值受到 D/A 轉(zhuǎn)換速率的限制，因 D/A轉(zhuǎn)換器 AD7521 的轉(zhuǎn)換速率為 500ns，即頻率為 2MHZ，綜合考慮選取晶振基準(zhǔn)頻率為 。模擬仿真是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為后仿真。并在掃描頻率的控制下對(duì)鍵盤的列輸出信號(hào)進(jìn)行掃描，當(dāng)有鍵按下，則讀入相應(yīng)的數(shù)值進(jìn)行相應(yīng)的處理。本設(shè)計(jì)選用直通方式。由于本設(shè)計(jì)只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于 x=π直線成奇對(duì)稱，基于此可以將 ROM 表減至原來的1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π /2， 0）成偶對(duì)稱，進(jìn)一步將 ROM 表減至最初的 1/4，因此通過一個(gè)正弦碼表的前 1/4 周期就可以變換得到的正弦的整個(gè)周期碼 表，這樣就節(jié)省了將近 3/4 的資源 [15]。另外采用 VHDL 硬件描述語言實(shí)現(xiàn)整個(gè) DDS 電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同 FPGA 器件之間實(shí)現(xiàn)移植。頻率合成有多種實(shí)現(xiàn)方法，其中32位寄存器 32 位相位累加器 32位寄存器 正弦表ROM 頻率控制字 Fclk Fo 高 12 位 M 序列 1K 正弦ROM 乘法器 最大頻偏 加 法 器 頻率控制字 載 波 ROM 調(diào)頻波 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 13 直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等 。輸出頻率 Fout=M*Δf（ M 為頻率控制字），由此式可知，只要改變頻率控制字 M 即可改變輸出頻率 。每 來 一 個(gè)時(shí)鐘脈沖 fs，加法器 將頻 率控制字ｋ與累加寄 存器輸 出的累加相位 數(shù) 據(jù)相加，把相加后的 結(jié) 果送至累加寄存器的 數(shù) 據(jù) 輸 入端。 可以講 Altera 和Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。若在系統(tǒng)級(jí)應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力， 只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動(dòng)程序的開發(fā)是另一種情況，搞系統(tǒng)級(jí)應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會(huì)變成愛好者，就如很多人會(huì)做網(wǎng)頁但不能稱做會(huì)編程類似以上是幾點(diǎn)個(gè)人開發(fā)，希望能幫助想學(xué) FPGA 但很茫然無措的人理一理思路。 方案三 的 方法在軟、 硬件電路設(shè)計(jì)上都簡(jiǎn)單，且與我們的設(shè)計(jì)思路緊密結(jié)合。； （ 3）兩路輸出正弦 波信號(hào)，峰峰值分別在 ～ 5V變化； （ 4）數(shù)字顯示頻率、相位差?，F(xiàn)在許多DDS 芯片 都 直接提供了實(shí)現(xiàn)多種數(shù)字調(diào)制的功能，實(shí)現(xiàn)起來比較簡(jiǎn)單，而要實(shí)現(xiàn)模擬線性調(diào)制具有一定的難度。 電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高。 側(cè)重?cái)⑹隽擞?FPGA 來完成直接數(shù)字頻率合成器 (DDS)的設(shè)計(jì) ， DDS 由相位累加器和正弦 ROM 查找表兩個(gè)功能塊組成 ， 其中 ROM 查找表由兆功能模塊 LPM_ROM 來實(shí)現(xiàn)。為滿足個(gè)人電腦、無繩電話和高速數(shù)據(jù)傳輸設(shè)備的發(fā)展需求，電子廠商們?cè)郊悠惹械刈非箅娮赢a(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸 [2]。信號(hào)的頻率、相位可通過鍵盤輸入并顯示。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。 由于 FPGA 對(duì)信號(hào)的處理功能不及微控制器，如果用它來做控制器的話，不僅代碼量非常大， FPGA 內(nèi)部資源使用量將非常大，甚至可能會(huì)出現(xiàn)資源不夠的情況，因此我們用 89S52 作為控制器來減輕 FPGA 的負(fù)擔(dān)，同時(shí)方便系統(tǒng)的設(shè)計(jì)。 FPGA 芯片的選擇 隨著可編程邏輯器件應(yīng)用的日益廣泛，許多 IC 制造廠家涉足 CPLD/FPGA 領(lǐng)域。 99 年收購 Vantis（原 AMD 子公司） ,成為第三大可編程邏輯器件供應(yīng)商。 用相位累 加器輸 出的 數(shù) 據(jù)作 為波形內(nèi) 存（ ROM）的相位取 樣 地址， 這樣 就可把存 儲(chǔ) 在波形 內(nèi) 存 內(nèi) 的波形抽 樣 值 （二 進(jìn) 制 編碼 ） 經(jīng) 查找表查出，完成相位到幅值 轉(zhuǎn)換 。 正弦波發(fā)生模塊原理 框 圖如 圖 33 所示 。可編程邏輯器件以其速度高、規(guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù) [7]。然而由于進(jìn)位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢(shì)必會(huì)減少其它邏輯使用的布線資源，同時(shí)過長的進(jìn)位鏈也會(huì)制約整個(gè)系統(tǒng)速度的提高。 本 設(shè)計(jì)主要由 FPGA 與 DA 轉(zhuǎn)換芯片的接口電路 、低通濾波電路、外擴(kuò)的鍵盤控制電 路以及數(shù)碼管顯示電路組成。原 理框圖 和管腳圖如 圖 43 所示 圖 43 DAC0832 原 理圖 和管腳圖 圖 43 中， 運(yùn) 算放大器 A2 的作用是把 運(yùn) 算放大器 A1 的 單 向 輸 出 電壓轉(zhuǎn)換 成 雙向 輸 出 電壓 。 S1SWPBS2SWPBS3SWPBS4SWPBS5SWPBS6SWPBS7SWPBS8SWPBS9SWPBS10SWPBS11SWPBS12SWPBS13SWPBS14SWPBS15SWPBS16SWPB1KR21KR31KR11KR4sw1sw2sw3sw4sw5 sw6 sw7 sw8 圖 46 4*4 鍵盤接口電路 基于 DDS 的精密正弦信號(hào)發(fā)生器的設(shè)計(jì) 22 5 系統(tǒng)的計(jì)算與仿真 MAX+plusⅡ軟件介紹 MAX+PLUSⅡ 的全稱是 Multipe Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，支持 FLEX、 MAX 及 Classic 系統(tǒng)器件。用 MAX+PLUSⅡ 編程器通過 Altera 編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過仿真確認(rèn)后的編程目標(biāo)文件便如所選定的 Altera 可編程邏輯器件中，然后加入實(shí)際激勵(lì)信號(hào)，測(cè)試是否達(dá)到設(shè)計(jì)要求。即 K2 =（ θ 2A ） /360176。 主要是通過單片機(jī)來進(jìn)行系統(tǒng)控制，通過 FPGA 的編程來完成調(diào)幅調(diào)頻的工作， 再通過低通濾波模塊， 從而達(dá)到精密信號(hào)發(fā)生器的效果 .此外，由于設(shè)計(jì)電路時(shí)使用了可編程邏 輯器件，所以可以進(jìn)一步擴(kuò)展性能。 系統(tǒng)仿真 用 MAX+plusⅡ 設(shè)計(jì) DDS 系統(tǒng)數(shù)字部分最簡(jiǎn)單的方法是采 用原理圖輸入。將 BΔθ表示為頻率控制字 K， 則輸出信號(hào)波形的頻率表示式為： Nlkcff 20 ? K=20K （ ） NMlkco ff 2 2m ax ?? （ ） 式中 K 為頻率控制字， N 為累加器位數(shù)， M 為 相位增量寄存器位數(shù)。首先，根據(jù)設(shè)計(jì)項(xiàng)目要求設(shè)定編譯 參數(shù)和編譯策略。 在鍵入數(shù)據(jù)時(shí)采用移位的方式逐個(gè)顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前 6 位用來顯示 0～ 6 位數(shù)據(jù)，最后 2 位用以顯示頻率單位 HZ。 D/A 轉(zhuǎn)換器由 8 位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。 相位 /幅度轉(zhuǎn)換電路 相位 /幅度轉(zhuǎn)換電路是 DDS 電路中的另一個(gè)關(guān)鍵部分。 系 統(tǒng) 控