【導讀】本設計采用了直接數(shù)字頻率合成技術(shù)來實現(xiàn)。側(cè)重敘述了用FPGA來完。能塊組成，其中ROM查找表由兆功能模塊LPM_ROM來實現(xiàn)。而通過設定不同的累。高、相位變化連續(xù)等諸多優(yōu)點。使用單片機靈活的控制能力與FPGA器件的高性能、

　　

【正文】 很強的大電流驅(qū)動能力。實際電路測量結(jié)果表明：當負載 100Ω、輸 出電壓峰 峰值1OV時，帶寬大于 500kHz,幅度變化小于土 1%。 圖 45 低通 濾波電路 基于 DDS 的精密正弦信號發(fā)生器的設計 20 數(shù)碼管顯示 電路 顯示模塊采用 8 個 8 位 LED 顯示，可使系統(tǒng)實現(xiàn)簡單化，采用動態(tài)掃描顯示的方法，可以減少系統(tǒng)功率損耗。 在鍵入數(shù)據(jù)時采用移位的方式逐個顯示鍵入數(shù)值，輸入完畢后其數(shù)據(jù)和單位一并顯示；八位數(shù)碼管，前 6 位用來顯示 0～ 6 位數(shù)據(jù)，最后 2 位用以顯示頻率單位 HZ。利用程序控制，當輸入頻率小于 10HZ 時，顯示 000000HZ；當輸入頻率大于 100，000HZ 時，顯示 888888HZ,更好的實現(xiàn)人機交流。 A1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPA1f2g3e4d5A6c8DP7b9a10DS?Dpy RedCAABCDEFGDPS1 S2S3 S4S5 S6S7 S8ABG2ANCG1G2BNY0NY1NY2NY3NY4NY5NY6NY7NU?74LS138VCCS1S2S3S4S5S6S7S8N1N2N3 圖 47 數(shù)碼管 顯示電路 鍵盤接口電路 這一模塊是由 FPGA 單獨實現(xiàn)的。 FPGA 完成對鍵盤的掃描，實現(xiàn)對頻率控制字的讀入及處理。具體實現(xiàn)方法：采用 44 編碼鍵盤，由 FPGA 對其行線賦初值 ‘1000’，基于 DDS 的精密正弦信號發(fā)生器的設計 21 將其高電平 ‘1’循環(huán)賦給行線。并在掃描頻率的控制下對鍵盤的列輸出信號進行掃描，當有鍵按下，則讀入相應的數(shù)值進行相應的處理。在頻率控制字輸入完畢后，將數(shù)據(jù)調(diào)整其輸出格式送顯示器顯示和相位累加器累加。 鍵盤電路的電路如圖 所示 ,由分頻器電路 ,鍵盤掃描計數(shù)器電路 ,鍵盤COLUMN 和 ROW 按鍵檢 測電路 ,按鍵抖動消除電路 ,按鍵編碼電路組成。 S1SWPBS2SWPBS3SWPBS4SWPBS5SWPBS6SWPBS7SWPBS8SWPBS9SWPBS10SWPBS11SWPBS12SWPBS13SWPBS14SWPBS15SWPBS16SWPB1KR21KR31KR11KR4sw1sw2sw3sw4sw5 sw6 sw7 sw8 圖 46 4*4 鍵盤接口電路 基于 DDS 的精密正弦信號發(fā)生器的設計 22 5 系統(tǒng)的計算與仿真 MAX+plusⅡ軟件介紹 MAX+PLUSⅡ 的全稱是 Multipe Array Matrix and Programmable Logic User System（多陣列矩陣及可編程邏輯用戶系統(tǒng)），它提供了與結(jié)構(gòu)無關(guān)的設計環(huán)境，支持 FLEX、 MAX 及 Classic 系統(tǒng)器件。 MAX+PLUSⅡ 具有開放的界面，可與其他工業(yè)標準的 EDA 設計輸入、綜合及校驗工具相連接。 MAX+PLUSⅡ 提供豐富的 邏輯功能 庫供設計人 員調(diào)用， MAX+PLUSⅡ 軟件支持各種 HDL語言設計輸入，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。 使用 MAX+PLUSⅡ 的設計過程包括以下幾步，若任一步出錯或未達到設計要求則應修改設計，然后重復以后各步，如 下圖 51 所示。 (1) 輸入設計項目。邏輯設計的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設計網(wǎng)表文件輸入等。輸入方法不同，生成設計文件的名稱后綴就不同。 (2) 編譯設計項目。首先，根據(jù)設計項目要求設定編譯 參數(shù)和編譯策略。然后對設計項目進行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件，延時信息文件和器件編程文件，供分析、仿真和編程使用。 （ 3）校驗設計項目。設計項目校驗方法包括功能仿真、模擬仿真和定時分析。功能仿真是在不考慮器件延時的理想情況下仿真設計項目的一種項目驗證方法，稱為前仿真。模擬仿真是在考慮設計項目具體適配器件的各種延時的情況下仿真設計項目的一種項目驗證方法，稱為后仿真。 定時分析用來分析器件引腳及內(nèi)部節(jié)點之間的傳輸路徑延時、時序邏輯的性能以及器件內(nèi)部各種寄存器的建立保持時間。 （ 4）編程驗證設計項 目。用 MAX+PLUSⅡ 編程器通過 Altera 編程硬件或其它工業(yè)標準編程器，將經(jīng)過仿真確認后的編程目標文件便如所選定的 Altera 可編程邏輯器件中，然后加入實際激勵信號，測試是否達到設計要求。 圖 51 MAX+PLUSⅡ 的設計流程 基于 DDS 的精密正弦信號發(fā)生器的設計 23 本設計是在 EDA 設計平臺上實現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有 PC 機和Altera 公司的 MAX+plusⅡ軟件。 Altera 公司的 MAX+plusⅡ軟件是一款易于使用的開發(fā)工具，其界面友好，集成化程度高。支持 FLEX、 MAX、 ACEX1K 系列器件，可通過 MAX+plusⅡ圖形編輯器創(chuàng)建圖形設計文件 (.gdf)，通過 MAX+plusⅡ文本編輯器使用 VHDL 語言創(chuàng)建文本設計文件 (.vhd)，還可以通過 MAX+plusⅡ波形編輯器創(chuàng)建波形設計文件 (.wdf)。通過 MAX+plusⅡ編譯器完成，可檢查項目是否有錯，并對項目進行邏輯綜合，然后配置到一個 ALTERA 器件中，同時產(chǎn)生報告文件、編程文件和用于時間仿真的輸出文件 [19]。 系統(tǒng)頻率、相位和幅度的計算 正弦波可表示為 :F=Asin(2Л of ),數(shù)字量最終轉(zhuǎn)換為模擬 量時可表示為： F=Asin(θ k1+Δ θ ) （ ） 式中 of 為輸出正弦波頻率， A 為輸出正弦波的幅度， Δ θ 為一個時鐘周期 Tclk 的相位增量，即 2Л Tclk。 在實際操作中，對正弦波的一個周期 2Л 均分為 2N 等份，則 Δθ 量化為 BΔθ ： BΔθ =int(Δθ *2 N /2Л ) () 將 Δ θ =2Л of Tclk 帶入 式得： BΔθ =2N clkoff （ ） 故設定相位累加器位數(shù)、 BΔθ和基準時鐘的值，就可以產(chǎn)生任一頻率的輸出。又因為輸出信號頻率步進為 20HZ，若令 clkf =20? 2N ，則 of =20BΔθ。將 BΔθ表示為頻率控制字 K， 則輸出信號波形的頻率表示式為： Nlkcff 20 ? K=20K （ ） NMlkco ff 2 2m ax ?? （ ） 式中 K 為頻率控制字， N 為累加器位數(shù)， M 為 相位增量寄存器位數(shù)。 基于 DDS 的精密正弦信號發(fā)生器的設計 24 為保證輸出頻率 20KHZ 以上時，取樣點數(shù)不小于 64 點，以減小失真，這樣時鐘頻率必須大于 。又因為所選相位累加器位數(shù)為 16 位，故相位累加器時鐘頻率 clkf =20HZ 162 =。 又因為相位增量寄存器為 10 位，則由（ ）式得最高輸出頻率為： 16106m a x 2 ???of= 最低輸出頻率為 20HZ。由抽樣定理，最高輸出頻率不得大于 clkf /2，而據(jù)實驗所得，實際工作頻率小于 clkf /3 時較為合適。且 clkf 的取值受到 D/A 轉(zhuǎn)換速率的限制，因 D/A轉(zhuǎn)換器 AD7521 的轉(zhuǎn)換速率為 500ns，即頻率為 2MHZ，綜合考慮選取晶振基準頻率為 。 信號間的相位差的調(diào)節(jié)精度與信號相位增量寄存器的位數(shù)有關(guān)。給相位累加器預置的累加初值 K2 （加在相位累加器的高 A 位），兩路輸出信號的相位差與累加初值 K2 的關(guān)系為： θ =（ K2 /2A ） /360176。即 K2 =（ θ 2A ） /360176。所以，其相位差調(diào)節(jié)分辨率為： 360176。 /2A 。要達到相位調(diào)節(jié)步進 1176。的要求，則 A 應為 9，此時相位分辨率為 176。 頻率分辨率 定義 為 ： Δ f=fc/ N2 =20HZ 由于 FPGA 的工作電壓為 5V，所以幅度分辨率為： Adiv=5/216 =,故都能達到指標要求。 幅度控制是用 DAC0832 實現(xiàn)的 ,輸出信號的幅度由 D/A 轉(zhuǎn)換的參考電壓決定。它以 DAC0832 的輸出接到 D/A 轉(zhuǎn)換的參考電壓（ Vref）輸入端作為基準電壓源輸入 [25]，其輸出波形的幅度為： V= Vref。 系統(tǒng)仿真 用 MAX+plusⅡ 設計 DDS 系統(tǒng)數(shù)字部分最簡單的方法是采 用原理圖輸入。相位累加器調(diào)用 lmp_add_sub 加減法器模塊，相位累加器設計的好壞將直接影響到整個系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度 [20]。波形存儲器 (ROM)通過調(diào)用lpm_rom元件實現(xiàn)，其 LPM_FILE 的值 .mif 是一個存放波形幅值的文件。波形存儲器設計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省3/4 的資源，這是非?？捎^的。為了進一步優(yōu)化速度的設計，可以選擇菜單 Assignal 基于 DDS 的精密正弦信號發(fā)生器的設計 25 Global Project Logic Synthesis 的選項 Optimize 10(速度 )，并設定 Global Project Logic Synthesis Style 為 FAST，經(jīng)寄存器性能分析最高頻率達到 100MHZ 以上。 通過設計其低層原理圖見附錄，其系統(tǒng)的 DDS模塊圖如下圖 52所示 圖 52 DDS 模塊圖 DDS 中的分頻、累加器及正弦波的仿真如圖 5 5 55 所示： 圖 53 分頻仿真圖 圖 54 K=10 時累加器的仿真圖 圖 55 正弦波的仿真圖 基于 DDS 的精密正弦信號發(fā)生器的設計 26 6 結(jié)論 基于 DDS 的精密正弦信號發(fā)生器的設計這個課題的設計目的是充分運用大學期間所學的專業(yè)知識，考察現(xiàn)在正在使用的信號發(fā)生器的基本功能，完成一個基本的實際系統(tǒng)的設計全過程。關(guān)鍵是這個實際系統(tǒng)設計的過程，在整個過程中我又回顧了單片機和 EDA 的知識。 本文在研究 DDS 基本原理的基礎上，完成了 正弦 波 信號發(fā)生器的 電路設計和 FPGA 編程。 主要是通過單片機來進行系統(tǒng)控制，通過 FPGA 的編程來完成調(diào)幅調(diào)頻的工作， 再通過低通濾波模塊， 從而達到精密信號發(fā)生器的效果 .此外，由于設計電路時使用了可編程邏 輯器件，所以可以進一步擴展性能。 用 此 種方法設計的 正弦信號 波形發(fā)生器 結(jié)構(gòu)簡單， 方便 控制。雖然有些東西還未完成 ， 但總體設計結(jié)果還是相當令人滿意的，硬件電路和軟件程序都能滿足本設計的各方面要求，且具有電路簡單、易控制、性價比較高等優(yōu)點。 當然本設計還是存在一些不足之處，比如 在程序設計中如何實現(xiàn)程序結(jié)構(gòu)的最