【文章內容簡介】 atlab 獲得 126 階的帶通濾波器，并提取系數(shù)。 3 階常系數(shù) FIR 濾波器的設計 在此用以下示例來說明整個設計過程。 假定一個 3 階的 FIR 濾波器，其可以表示為： （ 9） 其中： h(0)=63， h(1)=127， h(2)=127， h(3)=63，是量化時附加的因子。 這里采用直接 I 型來實現(xiàn)該 FIR 濾波器。設計好的 3 階直接 I 型 FIR 濾波器模型圖可以參見圖 3。 圖 3 3 階 FIR 濾波器 圖 3 模塊的參數(shù)作如下設置： xin 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ signed Integer” 參數(shù)“ Node Type”設為“ Input port” 參數(shù)“ number of bits”設為“ 8” yout 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ signed Integer” 參數(shù)“ Node Type”設為“ Output port” 參數(shù)“ number of bits”設為“ 8” ( ) ( (0 ) ( ) ( 1 ) ( 1 ) ( 2 ) ( 2 ) ( 3 ) ( 3 ) )qh n C h x n h x n h x n h x n? ? ? ? ? ? ?第 6 頁（共 19 頁） Parallel Adder Subtractor 模塊： (Parallel Adder Subtractor) 庫 ： Altera DSP Builder 中 Arithmetic 庫 “ Add(+)Sub()”設為“ ++++” Delay Delay Delay3模塊： (Delay) 庫： Altera DSP Builder 中 Storage庫 參數(shù)“ Depth”設為“ 1” 參數(shù)“ Clock Phase Selection”設為“ 1” h0 模塊： (Gain) 庫： Altera DSP Builder 中 Arithemtic 庫 參數(shù)“ Gain Value”設為“ 63” 參數(shù)“ Map Gain Value to Bus Type”設為“ Signed Integer” 參數(shù)“ Gate Value number of bits”設為“ 8” 參數(shù)“ Number of Pipeline Levels”設為“ 0” h1 模塊： (Gain) 參數(shù)“ Gain Value”設為“ 127” 其余同 h0 模塊 h2 模塊： (Gain) 參數(shù)“ Gain Value”設為“ 127” 其余同 h0 模塊 h3 模塊： (Gain) 參數(shù)“ Gain Value”設為“ 63” 其余同 h0 模塊 由于 FIR 濾波器的系數(shù)已經給定，是一個常數(shù)，從圖中看到，在 DSP Builder 中可以用 Gain(增益 )模塊來實現(xiàn)的運算，用延時 Delay 模塊來實現(xiàn)輸入信號序列的延時。 設計完 3階 FIR濾波器模型后，就可以添加 Simulink模塊進行仿真了，如圖 4 所示。 第 7 頁（共 19 頁） 圖 4 帶仿真模塊的 3 階濾波器模型 新增的仿真模塊的參數(shù)作如下設置： Chirp Signal 模塊： (Chirp Signal) 庫： Simulink 中 Sources庫 參數(shù)“ Initial Frequency(Hz)”設為“ ” 參數(shù)“ Target time”設為“ 10” 參數(shù)“ Frequency at target time(Hz)”設為“ 1” 參數(shù)“ Interpret vectors parameters as 1D”選中 Gain 模塊： (Gain) 庫： Simulink 中 Math Operations 庫 參數(shù)“ Gain”設為“ 127” 參數(shù)“ Multiplication”設為“ Element wise(K.*u)” Scope 模塊： (Scope) 庫： Simulink 中 sinks庫 參數(shù)“ Number of Axes”為“ 2” 其中， Chirp Signal 模塊為線性調頻信號發(fā)生模塊，生成一個線性調頻信號 Hz～ 1 Hz。 在該模型仿真中，使用默認的仿真參數(shù)。 仿真結果如 圖 5 所示。顯然，一個線性調頻信號通過 3 階 FIR 濾波器后幅度發(fā)生了變化，頻率較高部分的幅度被衰減了。 第 8 頁（共 19 頁） 圖 5 FIR 濾波器仿真結果 4 階 FIR 濾波器 的設計 上面介紹的是常系數(shù) FIR 濾波器的示例。這里將設計一個系數(shù)可變的FIR 濾波器節(jié)。對于直接 I 型的 FIR 濾波器，是可以級聯(lián) 的。也就是說，在濾波器系數(shù)可變的情況下，可以預先設計好一個 FIR 濾波器節(jié)，在實際應用中通過不斷地調用 FIR 濾波器節(jié)，將其級聯(lián)起來，用來完成多階 FIR 濾波器的設計。當然，對于線性相位的 FIR 濾波器，我們可以采用改進后的濾波器結構，可以節(jié)省一半的乘法器。在這里，為了敘述方便，沒有采用改進后的 FIR 結構。 直接 I 型 FIR 濾波器結構 ： 下圖是一個直接 I 型的 4 階 FIR 濾波器節(jié)的結構。為了使該濾波器節(jié) 的調用更為方便，在 xin 輸入后插入了一個延時單元，由 3 階濾波器演變成 4階的 ,不過常系數(shù)項 (系數(shù)項 ) 恒為 0。由于在通信應 用中， FIR 濾波器處理的往往是信號流，因而增加一個延時單元不會影響 FIR 濾波器處理的結果，只是系統(tǒng)延時增加了一個時鐘周期。 圖 6 直接 I 型 4 階 FIR 濾波器節(jié) 由于浮點小數(shù)在 FPGA 中實現(xiàn)比較困難，實現(xiàn)的代價太大，因而在 DSP Builder 中不妨使用整數(shù)運算來實現(xiàn)，最后用位數(shù)舍取的方式得到結果。為z － 1x inh ( 0 )y o u tz － 1 z － 1h ( 1 ) h ( 2 )x ( n )z － 1h ( k － 1) h ( k )x ( n － k )……第 9 頁（共 19 頁） 了使參數(shù)可變， FIR 濾波器系數(shù)也作為輸入端口。在本設計中輸入序列的位寬設為 9 位。 圖 7 顯示的就是一個設計好的 4 階 FIR 濾波器節(jié)，與的常數(shù) FIR 濾波器相比，這里用 Product(乘法 )模 塊代替了 Gain(增益 )模塊。 圖 7 直接 I 型 4 階 FIR 濾波器節(jié) 圖中相關模塊的參數(shù)設置如下： xin、 hn hn hn hn4模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ signed Integer” 參數(shù)“ Node Type”設為“ Input port” 參數(shù)“ number of bits”設為“ 9” yn 模塊： (Altbus)