清華大學(xué)數(shù)字電子技術(shù)基礎(chǔ)教程10-可編程邏輯器件(編輯修改稿)
2025-02-12 01:47 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 構(gòu)圖 返回 圖 由 3個(gè) 編程單元構(gòu)成的 與 門 返回 圖 GAL16V8編程單元的地址分配 返回 圖 OLMC的結(jié)構(gòu)框圖 返回 圖 GAL16V8結(jié)構(gòu)控制字的組成 返回 圖 OLMC5種工作模式下的簡(jiǎn)化電路 （圖中 NC表示不連接） （ a）專用輸入模式 （ b）專用組合輸出模式 （ c）反饋組合輸出模式 （ d）時(shí)序電路中的組合輸出模式 （ e）寄存器輸出模式 返回 圖 GAL的輸入緩沖器電路 返回 圖 GAL的輸出緩沖器電路 返回 圖 GAL的靜態(tài)輸出特性 （ a）輸出為高電平時(shí)（ b）輸出為低電平時(shí) 返回 可擦除的可編程邏輯器件（ EPLD） ? 圖 AT22V10的電路結(jié)構(gòu)框圖 ? 圖 每組乘積項(xiàng)分為兩部分的可編程結(jié)構(gòu) ? 圖 與 － 或 邏輯陣列的乘積項(xiàng)共享結(jié)構(gòu) ? 圖 AT22V10的 OLMC電路結(jié)構(gòu)圖 ? 圖 ATV750的 OLMC電路結(jié)構(gòu)圖 返回 圖 AT22V10的電路結(jié)構(gòu)框圖 返回 圖 每組乘積項(xiàng)分為兩部分的可編程結(jié)構(gòu) 返回 圖 與 － 或 邏輯陣列的乘積項(xiàng)共享結(jié)構(gòu) 返回 圖 AT22V10的 OLMC電路結(jié)構(gòu)圖 返回 圖 ATV750的 OLMC電路結(jié)構(gòu)圖 返回 現(xiàn)場(chǎng)可編程門陣列（ FPGA） ? 圖 FPGA的基本結(jié)構(gòu)框圖 ? 圖 FPGA內(nèi)靜態(tài)存儲(chǔ)器的存儲(chǔ)單元 ? 圖 XC2064的 IOB電路 ? 圖 XC2064的 CLB電路 ? 圖 XC2064中 CLB的 3種組態(tài)（ a
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