數(shù)字邏輯實(shí)驗報告(編輯修改稿)
2025-08-31 00:20 本頁面
【文章內(nèi)容簡介】 or Create Design Sources，用來添加或新建 Verilog 源文件。 如果有現(xiàn)有的 V 文件，可以通過 Add Files 一項添加。在這里，我們要新建文件，所以選擇 Create File 一項。1 在 Create Source File 中輸入 File Name，這里為 full_adder，點(diǎn)擊 OK。注：名稱中不可出現(xiàn)中文和空格。1 新建的設(shè)計文件（此處為 ）即存在于 Sources 中的 Design Sources 中。打開該文件，輸入相應(yīng)的設(shè)計代碼。根據(jù)已知的電路圖得到以下 verilog 代碼：modulefull adder(inout x,input y,input z,output s,output c,)。wire w1, w2, w3。xor(w1, x, y)。and(w2, x, y)。xor(s, w1, z)。and(w3, w1, z)。or(c, w3, w2)。endmodule1 點(diǎn)擊 Flow Navigator 中 Synthesis 中的 Run Synthesis，對工程進(jìn)行綜合1 綜合完成之后，選擇 Open Synthesized Design，打開綜合結(jié)果1 在layout中選擇IO planning一項。1 在右下方的選項卡中切換到I/O ports一欄，并在對應(yīng)的信號后，輸入對應(yīng)的FPGA管腳標(biāo)號，c,s,x,y,z的管腳分別設(shè)為E19，U19，V16，V17和w16（也可根據(jù)下方的引腳分配圖1自行選擇
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