【文章內(nèi)容簡(jiǎn)介】 數(shù)范圍為 0~59。然后用七段顯示譯碼器 74LS47D 將 A、B兩片 74LS160N 的輸出譯碼給 LED 數(shù)碼管。仿真電路如圖所示：圖十 60 進(jìn)制——秒計(jì)數(shù)器仿真電路圖十一 60 進(jìn)制——分計(jì)數(shù)器仿真電路（四）校時(shí)校分（秒）電路。數(shù)字鐘應(yīng)具有分校正和時(shí)校正功能，因此，應(yīng)截?cái)喾謧€(gè)位和時(shí)個(gè)位的直接計(jì)數(shù)通路，并采用正常計(jì)時(shí)信號(hào)與校正信號(hào)可以隨時(shí)切換的電路接入其中。這里利用兩個(gè)與非門加一個(gè)單刀雙擲開(kāi)關(guān)來(lái)實(shí)現(xiàn)校時(shí)功能。第一個(gè) 74LS00D 與非門的輸入端一端接清零信號(hào)，另一端接第二個(gè)與非門的輸入端，第二個(gè) 74LS00D 的輸入端一端接計(jì)數(shù)脈沖，另一端接一個(gè)單刀雙擲開(kāi)關(guān)。開(kāi)關(guān)接通的一段接地，另一端接高電平。當(dāng)開(kāi)關(guān)打到另一端時(shí)，時(shí)或分的個(gè)位就單獨(dú)開(kāi)始計(jì)數(shù)，這樣就能實(shí)現(xiàn)校時(shí)功能。其電路圖如圖所示：圖十二 校分仿真電路六、實(shí)驗(yàn)結(jié)果和結(jié)論：數(shù)字時(shí)鐘仿真電路圖如下圖所示，在 中進(jìn)行仿真，可以實(shí)現(xiàn)數(shù)字時(shí)鐘的顯示功能、校時(shí)功能。顯示功能中，小時(shí)實(shí)現(xiàn)的是 24 進(jìn)制，分和秒實(shí)現(xiàn)的是 60 進(jìn)制，通過(guò)校時(shí)電路能夠分別校對(duì)時(shí)和分。圖十三 數(shù)字時(shí)鐘仿真電路七、設(shè)計(jì)體會(huì)：在本次 Multisim 仿真過(guò)程，從安裝軟件、選定課題、設(shè)計(jì)電路、進(jìn)行仿真、運(yùn)行結(jié)果都自己實(shí)際操作完成。在數(shù)字時(shí)鐘設(shè)計(jì)中，根據(jù)老師上課所講的內(nèi)容，可以用兩片集成十進(jìn)制同步計(jì)數(shù)器 74LS160D 級(jí)聯(lián)為 100 進(jìn)制，再利用其異步清零功能，可以分別實(shí)現(xiàn)小時(shí)的 24 進(jìn)制和分秒的 60 進(jìn)制。當(dāng)然，在仿真過(guò)程中也遇到了很多困難和問(wèn)題。比如說(shuō)，無(wú)法直接從秒進(jìn)位到分和分進(jìn)位到時(shí)，并且在仿真中總是出錯(cuò)。于是自己請(qǐng)教了一些也做數(shù)字時(shí)鐘的同學(xué)，同時(shí)在網(wǎng)上查找了相關(guān)資料，最后終于用兩個(gè)與非門和單刀雙擲開(kāi)關(guān)實(shí)現(xiàn)了從秒到分的進(jìn)位、分到時(shí)的進(jìn)位功能及校準(zhǔn)功能。通過(guò)本次實(shí)驗(yàn)對(duì)數(shù)電知識(shí)有了更深入的了解，將其運(yùn)用到了實(shí)際中來(lái)，明白了學(xué)習(xí)電子技術(shù)基礎(chǔ)的意義，也達(dá)到了其培養(yǎng)的目的。也明白了一個(gè)道理：成功就是在不斷摸索中前進(jìn)實(shí)現(xiàn)的，遇到問(wèn)題我們不能灰心、煩躁，甚至放棄，而要靜下心來(lái)仔細(xì)思考，分部檢查，找出最終的原因進(jìn)行改正，這樣才會(huì)有進(jìn)步，才會(huì)一步步向自己的目標(biāo)靠近，才會(huì)取得自己所要追求的成功。當(dāng)然，自己的仿真技術(shù)和應(yīng)用能力還是很欠缺的，雖然完成了基本的設(shè)計(jì)要求，但是很多自己想要的擴(kuò)展功能還未能實(shí)現(xiàn)。而且很多時(shí)候會(huì)走過(guò)很多彎路，浪費(fèi)了很多不必要的時(shí)間。不過(guò)，這次設(shè)計(jì)經(jīng)歷必將使我受益終身，讓我明白如何更好的獲取知識(shí)，如何更好的理論聯(lián)系實(shí)際。今后的學(xué)習(xí)更需要不斷努力，在獲得知識(shí)的同時(shí)獲得快樂(lè)，真正的主動(dòng)探索，主動(dòng)學(xué)習(xí)，形成自己的思維方式，不斷應(yīng)用，不斷進(jìn)取。第四篇：FPGA可調(diào)數(shù)字時(shí)鐘實(shí)驗(yàn)報(bào)告浙江大學(xué)城市學(xué)院實(shí)驗(yàn)報(bào)告紙一、實(shí)驗(yàn)要求用vhdl編程，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器用vhdl編程，實(shí)現(xiàn)60進(jìn)制計(jì)數(shù)器用vhdl編程，實(shí)現(xiàn)數(shù)字時(shí)鐘，時(shí)、分、秒、毫秒分別顯示在數(shù)碼管上。實(shí)現(xiàn)可調(diào)數(shù)字時(shí)鐘的程序設(shè)計(jì)，用按鍵實(shí)現(xiàn)時(shí)、分、秒、毫秒的調(diào)整。二、實(shí)驗(yàn)原理用VHDL，行為級(jí)描述語(yǔ)言實(shí)現(xiàn)實(shí)驗(yàn)要求。思路如下：分頻部分：由50MHZ分頻實(shí)現(xiàn)1ms的技術(shù)，需要對(duì)50MHZ采取500000分頻。計(jì)數(shù)部分：采用低級(jí)影響高級(jí)的想法，類似進(jìn)位加1的思路。對(duì)8個(gè)寄存器進(jìn)行計(jì)數(shù)，同步數(shù)碼管輸出。數(shù)碼管輸出部分：用一個(gè)撥碼開(kāi)關(guān)控制顯示，當(dāng)sw0=0時(shí)，四位數(shù)碼管顯示秒、毫秒的計(jì)數(shù)。當(dāng)sw0=1時(shí)，四位數(shù)碼管顯示時(shí)、分得計(jì)數(shù)。調(diào)整部分：分別用四個(gè)按鍵控制時(shí)、分、秒、毫秒的數(shù)值。先由一個(gè)開(kāi)關(guān)控制計(jì)數(shù)暫停，然后，當(dāng)按鍵按下一次，對(duì)應(yīng)的數(shù)碼管相對(duì)之前的數(shù)值加1,，通過(guò)按鍵實(shí)現(xiàn)時(shí)間控制，最后開(kāi)關(guān)控制恢復(fù)計(jì)數(shù)，完成時(shí)間調(diào)整。整個(gè)實(shí)現(xiàn)過(guò)程由一個(gè)文件實(shí)現(xiàn)。三、實(shí)驗(yàn)過(guò)程各個(gè)引腳說(shuō)明： Clk:50MHZ SW:數(shù)碼管切換，SW=’0’時(shí)，數(shù)碼管顯示為秒，毫秒。SW=’1’時(shí)，數(shù)碼管顯示為時(shí)，分。SW1:暫停與啟動(dòng)。SW1=’0’時(shí)，時(shí)鐘啟動(dòng)，SW=’1’時(shí)，時(shí)鐘暫停。SW2:時(shí)鐘調(diào)整接通按鈕，當(dāng)SW2=’0’時(shí)，不進(jìn)行調(diào)整，當(dāng)SW=’1’時(shí)，通過(guò)按鍵調(diào)整時(shí)間。KEY0： 毫秒調(diào)整，按一次實(shí)現(xiàn)+1功能 KEY1：秒調(diào)整，按一次實(shí)現(xiàn)+1功能浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙KEY2：分調(diào)整，按一次實(shí)現(xiàn)+1功能 KEY3：時(shí)調(diào)整，按一次實(shí)現(xiàn)+1功能 Q0。第一個(gè)數(shù)碼管 Q1。第二個(gè)數(shù)碼管 Q2: 第三個(gè)數(shù)碼管 Q3: 第四個(gè)數(shù)碼管源代碼如下：library ieee。use 。use 。use 。entity paobiao is port(clk,sw,key0,key1,key2,key3,sw1,sw2:in std_logic。q0:out std_logic_vector(6 downto 0)。q1:out std_logic_vector(6 downto 0)。q2:out std_logic_vector(6 downto 0)。q3:out std_logic_vector(6 downto 0))。end paobiao。architecture behave of paobiao is signal tt1 :integer range 0 to 10。signal tt2 :integer range 0 to 10。signal tt3 :integer range 0 to 10。signal tt4 :integer range 0 to 6。signal tt5 :integer range 0 to 10。signal tt6 :integer range 0 to 10。signal tt7 :integer range 0 to 10。signal tt8 :integer range 0 to 6。浙江大學(xué)城市學(xué)院 實(shí) 驗(yàn) 報(bào) 告 紙signal tttt1 :integer range 0 to 10。signal tttt2 :integer range 0 to 10。signal tttt3 :integer range 0 to 10。signal tttt4 :integer range 0 to 6。signal tttt5 :integer range 0 to 10。signal tttt6 :integer range 0 to 10。signal tttt7 :integer range 0 to 10。signal tttt8 :integer range 0 to 6。beginprocess(clk),key0,key1,key2,key3)variable t :integer range 0 to 500000。variable t9 :integer range 0 to 3000000000。variable t1 :integer range 0 to 10。variable t2 :integer range 0 to 10。variable t3 :integer range 0 to 10。variable t4 :integer range 0 to 6。variable t5 :integer range 0 to 10。variable t6 :integer range 0 to 10。variable t7 :integer r