【文章內(nèi)容簡介】
數(shù)范圍為 0~59。然后用七段顯示譯碼器 74LS47D 將 A、B兩片 74LS160N 的輸出譯碼給 LED 數(shù)碼管。仿真電路如圖所示:圖十 60 進制——秒計數(shù)器仿真電路圖十一 60 進制——分計數(shù)器仿真電路(四)校時校分(秒)電路。數(shù)字鐘應具有分校正和時校正功能,因此,應截斷分個位和時個位的直接計數(shù)通路,并采用正常計時信號與校正信號可以隨時切換的電路接入其中。這里利用兩個與非門加一個單刀雙擲開關來實現(xiàn)校時功能。第一個 74LS00D 與非門的輸入端一端接清零信號,另一端接第二個與非門的輸入端,第二個 74LS00D 的輸入端一端接計數(shù)脈沖,另一端接一個單刀雙擲開關。開關接通的一段接地,另一端接高電平。當開關打到另一端時,時或分的個位就單獨開始計數(shù),這樣就能實現(xiàn)校時功能。其電路圖如圖所示:圖十二 校分仿真電路六、實驗結(jié)果和結(jié)論:數(shù)字時鐘仿真電路圖如下圖所示,在 中進行仿真,可以實現(xiàn)數(shù)字時鐘的顯示功能、校時功能。顯示功能中,小時實現(xiàn)的是 24 進制,分和秒實現(xiàn)的是 60 進制,通過校時電路能夠分別校對時和分。圖十三 數(shù)字時鐘仿真電路七、設計體會:在本次 Multisim 仿真過程,從安裝軟件、選定課題、設計電路、進行仿真、運行結(jié)果都自己實際操作完成。在數(shù)字時鐘設計中,根據(jù)老師上課所講的內(nèi)容,可以用兩片集成十進制同步計數(shù)器 74LS160D 級聯(lián)為 100 進制,再利用其異步清零功能,可以分別實現(xiàn)小時的 24 進制和分秒的 60 進制。當然,在仿真過程中也遇到了很多困難和問題。比如說,無法直接從秒進位到分和分進位到時,并且在仿真中總是出錯。于是自己請教了一些也做數(shù)字時鐘的同學,同時在網(wǎng)上查找了相關資料,最后終于用兩個與非門和單刀雙擲開關實現(xiàn)了從秒到分的進位、分到時的進位功能及校準功能。通過本次實驗對數(shù)電知識有了更深入的了解,將其運用到了實際中來,明白了學習電子技術基礎的意義,也達到了其培養(yǎng)的目的。也明白了一個道理:成功就是在不斷摸索中前進實現(xiàn)的,遇到問題我們不能灰心、煩躁,甚至放棄,而要靜下心來仔細思考,分部檢查,找出最終的原因進行改正,這樣才會有進步,才會一步步向自己的目標靠近,才會取得自己所要追求的成功。當然,自己的仿真技術和應用能力還是很欠缺的,雖然完成了基本的設計要求,但是很多自己想要的擴展功能還未能實現(xiàn)。而且很多時候會走過很多彎路,浪費了很多不必要的時間。不過,這次設計經(jīng)歷必將使我受益終身,讓我明白如何更好的獲取知識,如何更好的理論聯(lián)系實際。今后的學習更需要不斷努力,在獲得知識的同時獲得快樂,真正的主動探索,主動學習,形成自己的思維方式,不斷應用,不斷進取。第四篇:FPGA可調(diào)數(shù)字時鐘實驗報告浙江大學城市學院實驗報告紙一、實驗要求用vhdl編程,實現(xiàn)10進制計數(shù)器用vhdl編程,實現(xiàn)60進制計數(shù)器用vhdl編程,實現(xiàn)數(shù)字時鐘,時、分、秒、毫秒分別顯示在數(shù)碼管上。實現(xiàn)可調(diào)數(shù)字時鐘的程序設計,用按鍵實現(xiàn)時、分、秒、毫秒的調(diào)整。二、實驗原理用VHDL,行為級描述語言實現(xiàn)實驗要求。思路如下:分頻部分:由50MHZ分頻實現(xiàn)1ms的技術,需要對50MHZ采取500000分頻。計數(shù)部分:采用低級影響高級的想法,類似進位加1的思路。對8個寄存器進行計數(shù),同步數(shù)碼管輸出。數(shù)碼管輸出部分:用一個撥碼開關控制顯示,當sw0=0時,四位數(shù)碼管顯示秒、毫秒的計數(shù)。當sw0=1時,四位數(shù)碼管顯示時、分得計數(shù)。調(diào)整部分:分別用四個按鍵控制時、分、秒、毫秒的數(shù)值。先由一個開關控制計數(shù)暫停,然后,當按鍵按下一次,對應的數(shù)碼管相對之前的數(shù)值加1,,通過按鍵實現(xiàn)時間控制,最后開關控制恢復計數(shù),完成時間調(diào)整。整個實現(xiàn)過程由一個文件實現(xiàn)。三、實驗過程各個引腳說明: Clk:50MHZ SW:數(shù)碼管切換,SW=’0’時,數(shù)碼管顯示為秒,毫秒。SW=’1’時,數(shù)碼管顯示為時,分。SW1:暫停與啟動。SW1=’0’時,時鐘啟動,SW=’1’時,時鐘暫停。SW2:時鐘調(diào)整接通按鈕,當SW2=’0’時,不進行調(diào)整,當SW=’1’時,通過按鍵調(diào)整時間。KEY0: 毫秒調(diào)整,按一次實現(xiàn)+1功能 KEY1:秒調(diào)整,按一次實現(xiàn)+1功能浙江大學城市學院 實 驗 報 告 紙KEY2:分調(diào)整,按一次實現(xiàn)+1功能 KEY3:時調(diào)整,按一次實現(xiàn)+1功能 Q0。第一個數(shù)碼管 Q1。第二個數(shù)碼管 Q2: 第三個數(shù)碼管 Q3: 第四個數(shù)碼管源代碼如下:library ieee。use 。use 。use 。entity paobiao is port(clk,sw,key0,key1,key2,key3,sw1,sw2:in std_logic。q0:out std_logic_vector(6 downto 0)。q1:out std_logic_vector(6 downto 0)。q2:out std_logic_vector(6 downto 0)。q3:out std_logic_vector(6 downto 0))。end paobiao。architecture behave of paobiao is signal tt1 :integer range 0 to 10。signal tt2 :integer range 0 to 10。signal tt3 :integer range 0 to 10。signal tt4 :integer range 0 to 6。signal tt5 :integer range 0 to 10。signal tt6 :integer range 0 to 10。signal tt7 :integer range 0 to 10。signal tt8 :integer range 0 to 6。浙江大學城市學院 實 驗 報 告 紙signal tttt1 :integer range 0 to 10。signal tttt2 :integer range 0 to 10。signal tttt3 :integer range 0 to 10。signal tttt4 :integer range 0 to 6。signal tttt5 :integer range 0 to 10。signal tttt6 :integer range 0 to 10。signal tttt7 :integer range 0 to 10。signal tttt8 :integer range 0 to 6。beginprocess(clk),key0,key1,key2,key3)variable t :integer range 0 to 500000。variable t9 :integer range 0 to 3000000000。variable t1 :integer range 0 to 10。variable t2 :integer range 0 to 10。variable t3 :integer range 0 to 10。variable t4 :integer range 0 to 6。variable t5 :integer range 0 to 10。variable t6 :integer range 0 to 10。variable t7 :integer r