數(shù)字邏輯實(shí)驗(yàn)報(bào)告-文庫吧資料
2025-08-10 00:20本頁面
【正文】 。1 將 basys3 板用 mini usb 線連上電腦， 打開 basys3 上的電源開關(guān)，在Flow Navigator中展開Hardware Manager，點(diǎn)擊Open New Target）在Flow Navigator中展開Hardware Manager，點(diǎn)擊Open New Target） 撥動(dòng)開關(guān)鍵，測(cè)試 LED 燈的亮滅是否與全加器的邏輯功能相符。點(diǎn)擊 OK 完成約束過程。endmodule1 點(diǎn)擊 Flow Navigator 中 Synthesis 中的 Run Synthesis，對(duì)工程進(jìn)行綜合1 綜合完成之后，選擇 Open Synthesized Design，打開綜合結(jié)果1 在layout中選擇IO planning一項(xiàng)。and(w3, w1, z)。and(w2, x, y)。wire w1, w2, w3。打開該文件，輸入相應(yīng)的設(shè)計(jì)代碼。注：名稱中不可出現(xiàn)中文和空格。在這里，我們要新建文件，所以選擇 Create File 一項(xiàng)。 選擇第二項(xiàng) Add or Create Design Sources，用來添加或新建 Verilog 源文件。 得到如下的空白 Vivado 工程界面，完成空白工程新建。點(diǎn)擊 Next。 根據(jù)使用的FPGA開發(fā)平臺(tái)，選擇對(duì)應(yīng)的FPGA目標(biāo)器件。設(shè)置完成后，點(diǎn)擊Next。實(shí)驗(yàn)原理：Ci+A+B={Co，S} 全加器真表ABCiCoS00000001010100101
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