數(shù)字邏輯實驗報告-資料下載頁
2025-08-04 00:20本頁面
【正文】 Vivado2014 集成開發(fā)環(huán)境和 Verilog 編程語言；3. 掌握 BCD 碼轉(zhuǎn)余三碼電路的設(shè)計與實現(xiàn)。實驗工具：1. Basys3 FPGA 開發(fā)板，69 套。2. Vivado2014 集成開發(fā)環(huán)境 Verilog 編程語言。實驗原理：（1） 功能描述：將 10 個 BCD 碼（0000——1001）轉(zhuǎn)成余 3 碼（0011——1100），BCD 的輸入為 ABCD，輸出為 WXYZ，對應(yīng)的真值表為：（2） 布爾表達式d=∑m(10,11,12,13,14,15)W=ABCD+ABCD+ABCD+ABCD+ABCDX=ABCD+ABCD+ABCD+ABCD+ABCD Y=ABCD+ABCD+ABCD+ABCD+ABCD Z=ABCD+ABCD+ABCD+ABCD+ABCD 化簡如下：T=C+D X=BT+BTW=A+BTY=CD+TZ=D（3） 邏輯電路圖 AND1OR1OR2W1BCDNOT1AND2AND3X1NOT2X2OR3X3X4XAND4OR4Y1YNOT3ZTA W（1） 門電路級別的 Verilog 代碼如下：（2）操作符級別的 Verilog 代碼和約束文件分別如下：實驗現(xiàn)象：成功完成BCD碼轉(zhuǎn)余三碼，與預期現(xiàn)象相符。實驗結(jié)論：通過對實驗現(xiàn)象的分析，得出代碼與門電路圖的結(jié)合很好的印證了真值
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1