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數(shù)字邏輯實驗報告(參考版)

2025-08-07 00:20本頁面

　　

【正文】。實驗原理：（1）功能描述：將 10 個 BCD 碼（0000——1001）轉(zhuǎn)成余 3 碼（0011——1100），BCD 的輸入為 ABCD，輸出為 WXYZ，對應(yīng)的真值表為：（2）布爾表達(dá)式d=∑m(10,11,12,13,14,15)W=ABCD+ABCD+ABCD+ABCD+ABCDX=ABCD+ABCD+ABCD+ABCD+ABCD Y=ABCD+ABCD+ABCD+ABCD+ABCD Z=ABCD+ABCD+ABCD+ABCD+ABCD 化簡如下：T=C+D X=BT+BTW=A+BTY=CD+TZ=D（3）邏輯電路圖 AND1OR1OR2W1BCDNOT1AND2AND3X1NOT2X2OR3X3X4XAND4OR4Y1YNOT3ZTA W（1）門電路級別的 Verilog 代碼如下：（2）操作符級別的 Verilog 代碼和約束文件分別如下：實驗現(xiàn)象：成功完成BCD碼轉(zhuǎn)余三碼，與預(yù)期現(xiàn)象相符。實驗工具：1. Basys3 FPGA 開發(fā)板，69 套。實驗結(jié)論：通過對比開關(guān)控制下燈的熄滅與否和真值表，得出結(jié)論，全加器的輸入與輸出與實際相符，實驗步驟無誤實驗二：一位BCD碼轉(zhuǎn)余三碼試驗內(nèi)容：1. 利用“與門”、“或門”、“非門”設(shè)計并實現(xiàn) BCD 碼轉(zhuǎn)余三碼的電路

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2025-08-07 00:20

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2025-08-07 16:29

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2025-07-28 12:49

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