數(shù)字邏輯電路實(shí)驗(yàn)報(bào)告-文庫吧資料
2024-08-17 16:36本頁面
【正文】 t_4 := 01。EVENT AND clk=39。BEGIN PROCESS(clk) VARIABLE count_4 : STD_LOGIC_VECTOR(1 DOWNTO 0)。END sp。ENTITY sp IS PORT(clk,rd: IN STD_LOGIC。實(shí)驗(yàn)五：串并轉(zhuǎn)換電路原理圖：控制邏輯十六進(jìn)制計(jì)數(shù)器GAL方程：VHDL代碼：LIBRARY IEEE。 CP6 = Q4b AND NOT Q5 AND Q8。 CP4 = Q4b AND NOT Q5 AND Q7。 CP2 = Q4b AND NOT Q5 AND Q6。 END PROCESS。 END IF。Q8 = 39。Q7 = 39。 Q6 = 39。039。139。039。 ELSIF(count_3=01)THEN count_3 := 10。Q8 = 39。Q7 = 39。 Q6 = 39。139。 IF(Q539。 END IF。Q5 = 39。039。 ELSIF(count_4=10)THEN count_4 := 11。Q5 = 39。139。)THEN IF(count_4=00)THEN count_4 := 01。EVENT AND Q3=39。 END IF。139。039。039。139。039。139。139。039。139。 IF(Q339。 END IF。Q3 = 39。039。 ELSIF(count_5=011)THEN count_5 := 100。Q3 = 39。039。 ELSIF(count_5=001)THEN count_5 := 010。Q3 = 39。139。 BEGIN IF(clk39。 VARIABLE count_4 : STD_LOGIC_VECTOR(1 DOWNTO 0)。ARCHITECTURE DISTRIBUTER OF exp5tx ISBEGIN PROCESS(clk,Q3,Q5) VARIABLE count_5 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 Q3,Q4,Q4b,Q5,Q6,Q7,Q8 : BUFFER STD_LOGIC)。ENTITY exp5tx IS PORT(clk : IN STD_LOGIC。實(shí)驗(yàn)四：時(shí)序脈沖分頻電路原理圖：二分頻電路四分頻電路五分頻電路三周期電路GAL方程：VHDL代碼：LIBRARY IEEE。k4=d4 XOR c4。k2=d2 XOR c2。r3=c3。r1=c1。d3=(NOT c1) AND c2 AND c3 AND c4。d1=c1 AND c2 AND (NOT c3) AND (NOT c4)。c2=b4 XOR b3 XOR b1 XOR s2。s3=i4 XOR i3 XOR i2。s1=i4 XOR i2 XOR i1。b3=i3 XOR e3。BEGINb1=i1 XOR e1。END hamm。ENTITY hamm ISPORT(i1,i2,i3,i4,e1,e2,e3,e4:IN STD_LOGIC。GAL方程：PLD01V0HAMMINGLQY USTC A B C D EA EB EC ED NC GNDNC S1 S2 S3 R1 R2 R3 R4 NC VCCIA=A $ EAIB=B $ EBIC=C $ ECID=D
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