【文章內(nèi)容簡(jiǎn)介】 過(guò)一根下載線（如 ByteBlasterII） 來(lái)下載程序 ,這種模式特別方便、簡(jiǎn)單。但它的缺點(diǎn)就是不能掉電保存程序。因此限制了其商業(yè)化的目的。 主動(dòng)和被動(dòng)模式都使用外部存儲(chǔ)器來(lái)存放配置數(shù)據(jù)，達(dá)到掉電保存配置數(shù)據(jù)的目的。在專用的配置芯片較貴時(shí)，普遍采用被動(dòng)方式來(lái)配置，即采用微處理器和一片大容量的 ROM 來(lái)代替專用芯片，但是必須自己編寫(xiě)程序來(lái)模仿下載時(shí)序?qū)π酒M(jìn)行配置，比較煩瑣。但就目前颶風(fēng)芯片的配置芯片 EPCS1 價(jià)格便宜，因此本系統(tǒng)采用 EPCS1 的主動(dòng)配置模式。經(jīng)實(shí)驗(yàn)表明，使用 EPCS1 主動(dòng)配置模 式方便，電路板面積小，比較經(jīng)濟(jì)。 CycloneTM 系列芯片概述 CycloneTM 是現(xiàn)場(chǎng)可編程門(mén)陣列邏輯系列是基于 、 、所有銅布線的SRAM工藝，最大達(dá)到 20， 060個(gè)邏輯單元和高達(dá) 288Kbits 的 RAM,并含有一個(gè)或兩個(gè)鎖相環(huán)（ PLLs），一個(gè)雙數(shù)據(jù)率（ DDR）接口來(lái)滿足 DDR SDRAM的需要，一個(gè)快速 RAM 存儲(chǔ)器。 Cyclone芯片是一種有很高成本效益的數(shù)據(jù)傳輸應(yīng)用，它支持多種 I/O 標(biāo)準(zhǔn)，包括 LVDS的達(dá)到 640Mbps傳輸率，支持 33MHz到 66MHz的 32位到 64位的 PCI接口，支持 ASSP和 ASIC芯片的接口。同時(shí) Altera 公司提供了一個(gè)新的低價(jià)位的串行天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １４ 配置芯片 EPCS1N來(lái)配置 Cyclone芯片。 芯片特點(diǎn)： ? 2， 910到 20， 060個(gè)邏輯單元，具體如下表所示。 ? 最大達(dá)到 294， 912個(gè) RAM位（ 36， 864字節(jié)） ? 支持低價(jià)位的串行配置芯片 ? 支持 LVTTL， LVCMOS， SSTL2 和 SSTL3的 I/O 標(biāo)準(zhǔn) ? 支持 33到 66MHz的 32到 64位的 PCI標(biāo)準(zhǔn) ? 支持高速 LVDS I/O（ 640Mbps） ? 支持高速 LVDS I/O（ 311Mbps） ? 支持 311Mbps 的 RSDS I/O ? 最多的一個(gè)芯片中含有兩個(gè)鎖相環(huán)提供時(shí)鐘相乘和移相 ? 行邏輯陣列塊（ LAB）最大的含有 8個(gè)全局時(shí)鐘線和 6個(gè)時(shí)鐘源 ? 支持外部存儲(chǔ)器，如 DDR SDRAM（ 133MHz） ,FCRAM和單數(shù)據(jù)率RAM SDRAM ? 支持多 IP核包括 Altera MegaCores 函數(shù)和 Altera MegaFunctions 合伙人的程序 Cyclone 颶風(fēng)系列芯片資源總匯如表 35 所示： 表 35 Cyclone 颶風(fēng)系列芯片資源總匯 在本系統(tǒng)里，采用 EP1C3114C8N 芯片。 M4K 模塊介紹 特點(diǎn) EP1C3 EP1C4 EP1C6 EP1C12 EP1C20 邏輯單元（ Les） 2， 910 4， 000 5， 980 12， 060 20， 060 M4K RAM 塊（ 128x36 位） 13 17 20 52 64 RAM 總位數(shù) 59， 904 78， 336 92， 160 239， 616 294， 912 鎖相環(huán) 1 2 2 2 2 最大用戶 I/O口 104 301 185 249 301 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １５ CycloneTM、 Stritix TM、 Stritix Ⅱ和 Stritix GX 系列芯片都提供了一個(gè)異步、雙端口、帶寄存器的輸入口，可選擇的帶寄存器輸出口的存儲(chǔ)模塊。 M4K 模塊 圖 38 M4K RAM 塊 LAB 行接口 對(duì)存儲(chǔ)處理器代碼、執(zhí)行查找表目的和執(zhí)行大存儲(chǔ)器應(yīng)用是很有用的。每一塊 M4K 塊是一個(gè) 128x36 的 RAM 塊，它包含 4608 個(gè)可編程位，并包含有奇偶校驗(yàn)位。 M4K模塊可以被設(shè)計(jì)成雙端口 RAM、單端口 RAM， FIFO 緩沖器，或者是 ROM，同時(shí)當(dāng)你在設(shè)計(jì)存儲(chǔ)器時(shí)也可使用存儲(chǔ)器初始化文件（ .mif）或者是十六進(jìn)制文件（ .hex）來(lái)對(duì)存儲(chǔ)器進(jìn)行初始化。圖 38 給出了 M4K 的 LAB 連接圖。 M4K 存儲(chǔ)模塊可被設(shè)計(jì)成表 36 中任何形式大小的存儲(chǔ)器。 表 36 M4K 存儲(chǔ)模塊 本系統(tǒng)正是利用了颶風(fēng)芯片的這個(gè)特點(diǎn)，將單片機(jī)傳送到 FPGA的字模數(shù)據(jù)存儲(chǔ)在由 M4K 做成的 RAM 單元中，這樣取消了外掛 8K RAM 的步驟，同時(shí)也提高了系統(tǒng)的穩(wěn)定性。 操作模式 M4K 存儲(chǔ)模塊大小 單端口 RAM 或 ROM 128x36 256x18 512x9 1024x4 2048x2 4096x1 雙端口 RAM 寫(xiě) x M /讀 x N W x Y/ R x Z M,N = 1,2,4,8,.16 ,32 真正的雙端口 RAM 端口 A X M /端口 B X N3 A x Y /B x Z3 M,N = 1,2,4,6,16 ( M≥ N ) Y Z= 9,18 ( Y ≥ Z ) 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １６ cyclone 鎖相環(huán)（ PLLs） Cyclone PLLs 提供兩個(gè)通用的鎖相環(huán)（ PLLs） ，它為多時(shí)鐘和相位移動(dòng)以及在不同的 I/O輸出不同頻率的情況提供了保證。其內(nèi)部結(jié)構(gòu)如下圖 39： 圖 39 鎖相環(huán)結(jié)構(gòu)圖 注意： 1. PLL1 支持一個(gè)經(jīng) CLK0和 CLK1的單端或 LVDS 輸入 2. PLL2 支持一個(gè)經(jīng) CLK2和 CLK3的單端或 LVDS 輸入 3. PLL1_OUT 和 PLL2_OUT 支持單端或 LVDS輸出，如果不需要外部輸出，那么這些引腳可作為一般的 I/O 口使用 4. 100引腳的 EP1C3 芯片 TQFP封裝的不支持外部時(shí)鐘輸出， 144引腳的EP1C6芯片 TQFP 封裝的 PLL2不支持外部時(shí)鐘輸出。 本系統(tǒng)使用 PLL1來(lái)對(duì)外部輸入的時(shí)鐘進(jìn)行分頻，取的了比外部計(jì)數(shù)芯片分頻更好的效果。 系統(tǒng)硬件模塊電路設(shè)計(jì) 系統(tǒng)總的工作原理 本系統(tǒng)采用單個(gè) 16 80LED 點(diǎn)陣逐列左移（或右移）顯示漢字或字符，需顯示漢字或符號(hào)的 16 80 點(diǎn)陣字模已經(jīng)存放在 單片機(jī) 中。顯示控制器由復(fù)雜可編程邏輯器件 （ FPGA） EP1C3T144C8N 來(lái)實(shí)現(xiàn)，系統(tǒng)組成原理框圖如圖 310 所示。 系統(tǒng)原理是 PLD 控制模塊首先產(chǎn)生點(diǎn)陣字模地址，并從存儲(chǔ)器讀出數(shù)據(jù)存放在16 位寄存器中，然后輸出到 LED 點(diǎn)陣的列，同時(shí)對(duì)點(diǎn)陣列循環(huán)掃描以動(dòng) 態(tài)顯示數(shù)據(jù)，當(dāng)需要顯示數(shù)據(jù)字模的列和被選中的列能夠協(xié)調(diào)配合起來(lái)，就可以正確顯示漢字或符號(hào)。 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １７ 單 片 機(jī)雙 色L E D顯 示 屏讀 寫(xiě) 控 制 線H D BC L KG D BG C L KR D BR C L K時(shí) 鐘 線數(shù) 據(jù) 線P L D 控 制 器E P 1 C 3 T 1 4 4 C 8 N 圖 310 總的系統(tǒng)框圖 控制器設(shè)計(jì)及工作原理 從框圖中可以看出，系統(tǒng)的關(guān)鍵在于控制器的設(shè)計(jì)。 LED 點(diǎn)陣顯示數(shù)據(jù)地址的產(chǎn)生、點(diǎn)陣列掃描和需顯示數(shù)據(jù)的配合以及點(diǎn)陣顯示方式控制的實(shí)現(xiàn)都必須由控制器來(lái)實(shí)現(xiàn)。對(duì)單個(gè) 16 16LED 點(diǎn)陣顯示控制器進(jìn)行設(shè)計(jì)的頂層邏輯原理圖如圖 311 所示。 圖 311 頂層邏輯原理圖 原理圖中包含 5個(gè)模塊，其中 sequ模塊產(chǎn)生讀信 號(hào) RDN和 10位地址線 （ AD[9..0]）中的最低位地址 AD0， AD0 和其它模塊產(chǎn)生的地址配合，通過(guò) 8 位數(shù)據(jù)線（ DATA[7..0]）從存儲(chǔ)器讀出列高字節(jié)（ AD0=1 時(shí)）和低字節(jié)（ AD0=0 時(shí)），由于天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １８ 16 16 點(diǎn)陣字模數(shù)據(jù)為 32 個(gè)字節(jié)，每列含兩個(gè)字節(jié)即 16 位，它由 HOUT[7..0]和LOUT[7..0] 來(lái)構(gòu)成；模塊 add16 由 adclk 提供一個(gè)慢時(shí)鐘構(gòu)成 16 進(jìn)制計(jì)數(shù)器，它的輸出送給 addr16 模塊，為變模計(jì)數(shù)器 addr16 提供一個(gè)模，通過(guò)模的規(guī)律變化以控制點(diǎn)陣按照左移或右移等顯示方式進(jìn)行顯 示；模塊 decode4_16 是一個(gè) 4— 16 譯碼器，其輸出 ROUT[15..0]連接到 LED 點(diǎn)陣的列，可選中 16 16LED 點(diǎn)陣的某列，并顯示sequ 模塊輸出的點(diǎn)陣高低字節(jié)（字模）數(shù)據(jù)；模塊 addr16 為點(diǎn)陣顯示控制的核心，為了實(shí)現(xiàn)點(diǎn)陣漢字從右到左逐列移動(dòng)顯示，它由 add16 模塊提供的模，在 addr16 內(nèi)部構(gòu)成兩個(gè)變模計(jì)數(shù)器，其中一個(gè)用來(lái)產(chǎn)生讀字模數(shù)據(jù)的地址 AD[4..1]，另外一個(gè) 產(chǎn)生 16 16LED 點(diǎn)陣列掃描選擇地址 SUABAD[3..0]，列掃描選擇地址由 decode4_16譯碼后輸出；模塊 addr1 為 字選擇計(jì)數(shù)器，其輸出可以控制多塊 LED 顯示器的顯示及 其顯示方式。 天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） １９ 4 系統(tǒng)軟件設(shè)計(jì) Ⅱ 簡(jiǎn)介 Altera公司的 Quartus Ⅱ 編程軟件提供了很多的設(shè)計(jì)優(yōu)點(diǎn)和一個(gè)友好的可編程片上系統(tǒng)設(shè)計(jì)，它支持的 Altera 公司的大部分 CPLD 及 FPGA芯片，包括最新的Stratix?, Stratix GX, 和 Cyclone?系列芯片，使用 Quartus Ⅱ 可以降低設(shè)計(jì)和校驗(yàn)周期而提高設(shè)計(jì)效率。 它與 MAX+PLUS Ⅱ相比增加了許多的功 能 ，含有許多更具特色和更強(qiáng)的實(shí)用功能，大致有以下幾點(diǎn)。 QuartusⅡ 與 MATLAB/Simulink 和 Altera 的 DSP Builder，以及第三方的綜合器和仿真器相結(jié)合，用于開(kāi)發(fā) DSP 硬件系統(tǒng)。 DSP Builder 就是 Altera公司推出的一個(gè)面向 DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具。它是作為 Matlab的一個(gè) Simulink 工具箱（ Tool Box）出現(xiàn)的。 DSP Builder 作為 Simulink 中的一個(gè)工具箱，使得用 FPGA 設(shè)計(jì) DSP 系統(tǒng)完全可以通過(guò) Simulink 的圖形化界面進(jìn)行，只要簡(jiǎn)單地進(jìn)行 DSP Builder 工具箱中的模塊調(diào)用即可。 DSP Builder 中的 DSP 基本模塊是以算法級(jí)的描述出現(xiàn)的，易于用戶從系統(tǒng)或者算法級(jí)進(jìn)行理解，甚至不需要十分了解 FPGA 本身和硬件描述語(yǔ)言。 Quartus II含實(shí)時(shí)調(diào)試工具、嵌入式邏輯分析儀 Signal Tap II。 隨著邏輯設(shè)計(jì)復(fù)雜性的不斷增加，在計(jì)算機(jī)上以軟件方式的仿真測(cè)試變得更加耗費(fèi)時(shí)間，而不斷需要重復(fù)進(jìn)行的硬件系統(tǒng)的測(cè)試同樣變得更為困難。為了解決這些問(wèn)題，設(shè)計(jì)者可以將一種高效的硬件實(shí)時(shí)測(cè)試手段和傳統(tǒng)的系統(tǒng)測(cè)試方法相結(jié)合來(lái)完成，這就是嵌 入式邏輯分析儀 Signal Tap II 的使用。它可以隨設(shè)計(jì)文件一并下載于目標(biāo)芯片中，用以捕捉目標(biāo)芯片內(nèi)設(shè)計(jì)者感興趣的信號(hào)節(jié)點(diǎn)處的信號(hào)，而又不影響原硬件系統(tǒng)的正常工作。可以通過(guò)兩種方式來(lái)使用 Signal TapⅡ。一種是直接使用 QuartusⅡ 中的 Signal TapⅡ；另一種方式是通過(guò) MATLAB 的 Simulink 和 DSP Builder 來(lái)使用 Signal TapⅡ。 DSP Builder 中包含有 Signal TapⅡ模塊，設(shè)計(jì)者可以使用此模塊設(shè)置用于信號(hào)探察的事件觸發(fā)器，配置存儲(chǔ)器，并能顯示波形。 這可以使用 Node 模塊來(lái)選擇有待監(jiān)測(cè)的信號(hào)。使用 Signal TapⅡ后，當(dāng)觸發(fā)器運(yùn)行后，通常要占用部分內(nèi)部 RAM，因?yàn)樵趯?shí)際監(jiān)測(cè)中，將測(cè)得的樣本信號(hào)暫存于目標(biāo)器件中的嵌入式 RAM（如 ESB）中，然后通過(guò)器件的 JTAG 端口和 Byte BlasterⅡ下載線將采得的信息傳出，送于 PC 機(jī)進(jìn)行分析。 PC 機(jī)中送達(dá)的數(shù)據(jù)是以文本文件的方式存儲(chǔ)的，并可在Simulink 圖上顯示波形。 Quartus II 含有邏輯鎖定功能，即 Logic Lock 技術(shù)，使模塊化設(shè)計(jì)達(dá)到最優(yōu)化天津職業(yè)技術(shù)師范大學(xué) 2020屆本科生畢業(yè)設(shè)計(jì)（論文） ２０ 的設(shè)計(jì)效果。 在設(shè)計(jì)中有時(shí)候會(huì)碰到這樣的情況 ，原來(lái)在硬件測(cè)試上十分成功的 FPGA 設(shè)計(jì)模塊，結(jié)果在源代碼并沒(méi)有任何改變的情況下，僅僅是增加了一點(diǎn)與原程序毫不相干的電路描述，或甚至只改變了某個(gè)端口信號(hào)的引腳鎖定位置，結(jié)果在綜合適配后，原設(shè)計(jì)的硬件性能大為下降，如速度降低了，有時(shí)甚至無(wú)法正常工作。這表明，即使對(duì)原設(shè)計(jì)作很小的改變，都會(huì)使適配器對(duì)原設(shè)計(jì)的布線（ routing）和布局（ placing）策略作大幅改變和調(diào)整，而人很難直接介入布線 /布局的優(yōu)化。對(duì)于由許多基本電路模塊構(gòu)建成的頂層系統(tǒng)的 FPGA 開(kāi)發(fā)，類似的問(wèn)題將更加突出。例如，原來(lái)某一基本模塊的 FPGA 硬件測(cè)試十分成功，包括工作性能、速度以及資源利用率等，但當(dāng)將這